[发明专利]三维存储装置及其制备方法

说明书

本申请提供了一种三维存储装置及其制备方法。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。该三维存储装置的制备方法可以提高GIDL电流的产生效率，同时可以提高三维存储装置的擦除速度。

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储装置及其制备方法。

背景技术

随着NAND闪存技术的发展，3D NAND架构可在不牺牲数据完整性的情况下扩展到更高的存储密度，从而实现更大的存储容量。

在3D NAND存储装置中，通常由沟道结构构成存储阵列，并且沟道结构可包括在垂直方向上的多个存储单元，从而在三维方向上形成阵列布置的存储单元(cell)。每个沟道结构的两端可分别与位线(BL)和公共源极线(CSL)连接，使沟道结构能够形成电路回路。沟道结构与位线之间可包括至少一个顶部选择晶体管，并通过该顶部选择晶体管控制沟道结构与位线之间电路的接通或者切断。此外，在一些NAND存储装置执行擦除操作的方法中，顶部选择晶体管还需要提供GIDL(栅致漏极泄露)电流，从而为沟道结构中的多个存储单元提供擦除电压。

现有技术中，顶部选择晶体管和存储单元通常具有相同的物理结构。具体地，顶部选择晶体管和存储单元通常共享相同厚度的沟道层。为获得较大的晶粒尺寸和较好的栅控能力，存储单元对应的沟道层的厚度呈现减薄化处理趋势，例如减薄处理至厚度小于8nm。然而，这会导致与存储单元共享相同厚度的顶部选择晶体管的沟道层在提供GIDL电流时工作效率较低，从而影响3D NAND存储装置的擦除速度。

发明内容

本申请提供了一种三维存储装置。该三维存储装置包括：衬底；存储叠层结构，位于衬底上；存储沟道结构，贯穿存储叠层结构，包括沿其径向方向由外向内的功能层和存储沟道层；选择叠层结构，位于存储叠层结构的远离衬底的一侧；以及选择沟道结构，贯穿选择叠层结构，并与存储沟道结构的远离衬底的端面相接触，包括选择沟道层；其中，选择沟道层的厚度大于存储沟道层的厚度。

在一些实施方式中，选择沟道层与选择叠层结构相接触。

在一些实施方式中，该三维存储装置还可包括：沟道插塞，位于选择沟道结构的远离衬底的端部，并与选择沟道层相接触。

在一些实施方式中，存储叠层结构和选择叠层结构均包括交替叠置的电介质层和栅极层，栅极层可包括位于芯部的导电层以及至少部分围绕导电层的栅极阻挡层。

在一些实施方式中，三维存储装置还可包括：栅极缝隙结构，依次贯穿选择叠层结构和存储叠层结构，包括导电芯部以及依次至少部分围绕导电芯部的隔离层。

本申请还提供了一种三维存储装置的制备方法。该制备方法包括：在衬底上形成存储叠层结构并形成贯穿存储叠层结构的存储沟道结构，其中，存储沟道结构包括沿其径向方向由外向内的功能层和存储沟道层；在存储叠层结构的远离衬底的一侧形成选择叠层结构；形成贯穿选择叠层结构的选择沟道孔，其中，选择沟道孔与存储沟道结构的远离衬底的端面相接触；以及在选择沟道孔的内壁上形成选择沟道层，其中，选择沟道层的厚度大于存储沟道层的厚度。

在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤之后，该方法还可包括：在形成有选择沟道层的选择沟道孔内形成绝缘填充层。

在一些实施方式中，在选择沟道孔的内壁上形成选择沟道层的步骤可包括：在选择沟道孔的内壁和选择叠层结构的远离衬底的表面形成选择沟道材料层。