[发明专利]一种面向SOC芯片的多时钟域并发测试系统及其测试方法

说明书

本发明涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测技术领域。本发明板卡系统包括板卡和设置在板卡上的时钟域控制器、插槽总线控制器和测试子系统，时钟域控制器连接测试子系统和插槽总线控制器，插槽总线控制器连接背板总线；测试子系统包括测试处理器和信号处理单元，测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器。本发明通过多时钟域并发的测试方法，在提高了单颗SOC芯片测试效率的同时，单颗芯片的测试成本也得到降低，从而提高了利润；对芯片工作在多模块并发工作状态下的失效有更高的检测覆盖率，提高芯片封装后的良率。

技术领域

本发明涉及一种面向SOC芯片的多时钟域并发测试系统及其测试方法，属于芯片检测技术领域。

背景技术

对于SOC类芯片的测试，由于通常各个功能模块是可以并发工作的，例如MCU微处理器在处理数据的同时，USB可以同时收发数据，内存可以同时进行数据的存取等。理论上，如果每一个内部的模块同时进行测试，测试工作在相同或者不同的时钟域中，这样不但可以高速并发的完成测试，同时还可以测试出全速状态下最接近实际使用环境的工作状态。

因为SOC混合信号芯片的特点，数字、模拟信号有大量的同步测试需求。而由于传统的信号处理单元都设计为在同一个计算机控制之下工作，而计算机总线一次只能读写某一信号处理单元，导致一个图形测试期间只能启动一次测试。如此，一方面测试效率低下，另一方面无法进行多模块的并发工作状态下的测试工作。

发明内容

本发明要解决的技术问题是缺少针对SOC芯片并发工作状态下的有效的检测方法。针对现有技术不足，提出一种面向SOC芯片的多时钟域并发测试系统及其测试方法，可以实现SOC芯片测试中对于多功能模块的并发工作状态模拟中的并发测试要求。

为了实现上述目的，本方面采用的技术方案为：一种面向SOC芯片的多时钟域并发测试系统，所述系统包括系统背板、背板总线、总线控制器和板卡系统，所述系统背板上设有背板插槽，所述板卡系统通过所述背板插槽安装在所述系统背板上，所述背板总线通过总线槽设置在所述系统背板上，所述背板总线实现所述板卡之间的连接，所述系统背板通过所述总线控制器连接计算机，所述板卡系统包括板卡和设置在所述板卡上的时钟域控制器、插槽总线控制器和测试子系统，所述时钟域控制器连接所述测试子系统和插槽总线控制器，所述插槽总线控制器连接所述背板总线；所述插槽总线控制器实现所述背板插槽上的板卡系统之间的数据交换和同步；所述时钟域控制器负责所述测试子系统的时域控制，实现所述测试子系统的时域的分配和管理；所述测试子系统包括测试处理器和信号处理单元，所述测试处理器包括测试图形存储器、存储控制器、时序发生器、图形发生器和指令发生器；所述测试图形存储器、时序发生器、图形发生器和指令发生器分别与所述存储控制器相连，所述时序发生器、图形发生器和指令发生器依次相连接，所述时序发生器和指令发生器连接所述信号处理单元，所述信号处理单元包括数字单元、模拟单元和混合单元；所述存储控制器和信号处理单元通过所述背板总线连接至所述总线控制器；所述计算机实现生成Pattern文件的功能；所述测试图形存储器实现存储所述Pattern文件的代码的功能；所述存储控制器负责控制所述计算机对所述测试图形存储器的数据下载及读取；所述存储控制器受到所述测试图形发生器的控制，提供对所述Pattern文件的实时获取功能；所述时序发生器基于所述Pattern文件指定的时序要求，实现产生每个周期所需的精确时序信号，并提供给所述测试处理器的其他模块的功能；所述图形发生器基于所述Pattern文件的指令要求，实现产生控制时序的功能，并实现控制所述存储控制器对所述测试图形存储器的地址访问的功能，所述控制时序的功能包括跳转或者循环；所述指令发生器基于所述Pattern文件的指令要求，实现产生用于同步控制所述信号处理单元的指令信号的功能；所述指令发生器在所述图形发生器的控制下，将所述指令信号发送给相应的所述信号处理单元；所述信号处理单元根据收到的所述指令发生器发送的所述指令信号，并执行所述指令信号相应的操作。