[发明专利]快闪记忆体单元及其制造方法与其阵列

说明书

揭示一种快闪记忆体元件及其制造方法与其阵列。快闪记忆体元件位于基材上，包含浮动栅极电极、位于基材与浮动栅极电极之间的穿隧介电层、长度较小的控制栅极电极、以及位于浮动栅极电极与长度较小的控制栅极之间的控制栅极介电层。长度较小的控制栅极的主轴的长度小于浮动栅极电极的主轴的长度。

技术领域

本揭露的实施方式是关于一种快闪记忆体单元、快闪记忆体单元阵列、以及快闪记忆体单元的制造方法。

背景技术

为了写入快闪记忆体，可施加电压于控制栅极，造成电荷累积在浮动栅极中。在浮动栅极中的电荷累积可能导致感应的各种电容。举例而言，感应电容可能形成于控制栅极与浮动栅极之间(C_ONO)、漏极与浮动栅极之间(C_D)、源极与浮动栅极之间(C_S)、以及如在通道中测得的浮动栅极与块体半导体之间(C_B)。快闪记忆体单元的耦合率可定义为控制栅极与浮动栅极之间的电容C_ONO与电容的总合(C_ONO+C_D+C_S+C_B)的比率。相较于具有较低耦合率的快闪记忆体单元，具有较高耦合率的快闪记忆体单元可达成较快的写入时间。

发明内容

一实施方式例示位于半导体基材上的快闪记忆体单元，其包含浮动栅极电极、穿隧介电层位于半导体基材与浮动栅极电极之间、长度较小的控制栅极电极、以及控制栅极介电层位于浮动栅极电极与长度较小的控制栅极电极之间。长度较小的控制栅极电极沿长度较小的控制栅极电极的主轴的长度小于浮动栅极电极沿浮动栅极电极的主轴的长度。

一实施方式例示快闪记忆体单元阵列，其包含浮动栅极电极与长度的较小控制栅极电极的二维阵列，此二维阵列位于具有第一导电类型的掺杂的半导体基材之上。长度较小的控制栅极电极位于浮动栅极电极之上，且具有沿长度较小的控制栅极电极的主轴的长度，此长度比浮动栅极电极沿浮动栅极电极的主轴的长度小。此快闪记忆体单元阵列亦包含深主动区的二维阵列，其形成于半导体基材中。深主动区可具有第二导电类型的掺杂。而且，深主动区可从浮动栅极电极的二维阵列沿第一水平方向侧向偏移。每个浮动栅极电极位于深主动区的二维阵列中的深主动区的相邻对之间。

一实施方式例示快闪记忆体单元的制造方法，包含沉积连续穿隧介电层于半导体基材之上；沉积连续浮动栅极层于连续穿隧介电层之上；沉积连续控制栅极介电层于连续浮动栅极层之上；沉积连续控制栅极层于连续控制栅极介电层之上；图案化连续穿隧介电层、连续浮动栅极层、连续控制栅极介电层、以及连续控制栅极层，以形成图案化穿隧介电层、浮动栅极电极、图案化控制栅极介电层、以及控制栅极电极；以及进一步图案化控制栅极电极，以形成长度较小的控制栅极电极，长度较小的控制栅极电极具有沿长度较小的控制栅极电极的主轴的长度，此长度小于浮动栅极电极沿浮动栅极电极的主轴的长度。

附图说明

下列详细的描述配合附图阅读可使本揭露的各方面获得最佳的理解。需注意的是，依照业界的标准实务，许多特征并未按比例绘示。事实上，可任意增加或减少各特征的尺寸以使讨论清楚。

图1是依照一些实施方式的半导体元件的制造方法中的垂直剖面图，其是绘示形成连续穿隧介电层、连续浮动栅极层、连续控制栅极介电层、连续控制栅极层、以及光阻层于基材上的步骤；

图2是依照一些实施方式的半导体元件的制造方法中的垂直剖面图，其是绘示图案化光阻层的步骤；

图3是绘示图案化连续穿隧介电层、连续浮动栅极层、连续控制栅极介电层、以及连续控制栅极层与经图案化光阻层的步骤的垂直剖面图；

图4是依照一些实施方式的半导体元件的制造方法中的垂直剖面图，其是绘示将离子植入基材，以在基材中形成主动延伸区的步骤；

图5是依照一些实施方式的半导体元件的制造方法中的垂直剖面图，其是绘示沉积光阻的步骤；