[发明专利]一种利用封装打线电阻实现过流保护的电路

说明书

本发明涉及集成电路技术领域，公开了一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流I_BIAS，负载电流I_LOAD，PMOS管M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、R4，打线VOUTA PAD、VOUTP PAD，芯片管脚VOUT。本发明在使用时，可以直接检测负载电流，不受MOSFET二级效应的影响，且可用公式精确计算，精度高，同时去掉了M7和R1，节省版图面积，相较于现有技术，本申请有效规避了现有过流保护电路的缺点，在提高过流保护精度的同时节省成本，使用效果极佳。

技术领域

本发明涉及集成电路技术领域，具体为一种利用封装打线电阻实现过流保护的电路。

背景技术

随着电子技术的飞速发展，电源技术也得到很大发展。LDO线性电压变换器是电源管理的一种，其无纹波、精度高、稳定性好，在电子产品领域得到广泛应用。同时对LDO提出超低静态功耗、快速响应等要求，过流保护也是影响MOSFET装置稳定运行的关键。

现有LDO过流保护电路如图1所示，利用M7与POWER栅极电位相同，实现负载电流I_LOAD检测，POWER的尺寸一般是M7的几百倍，然后通过电阻R1 将M7检测的电流转换为电压。当I_LOAD较小时，R1上的压差也比较小，M5 的源极电位较低，同时M5、M6的栅极电位也较低，M6的下拉能力弱，M3将 M4的栅极拉高，M4不导通，POWER正常工作。随着I_LOAD逐渐增大，M5的源极电位升高，同时M5与M6的栅极电位也升高，M6的下拉能力逐渐增强，当 M5的源极电位高于M6的源极电位时，M6的下拉能力超过M3的上拉能力， M4的栅极被拉低而导通，POWER管栅极PG上拉，VOUT输出低电平，过流保护实现。

现有过流保护电路是通过M7间接检测POWER负载电流，然后通过串联电阻R1转化为电压。缺点在于POWER和M7的V_DS不一致，两管尺寸差距也比较大，大负载电流更为明显，无法用POWER和M7的宽长比直接计算检测电流的比例，过流保护点无法通过计算准确把握，要以实际为准；第二M7的尺寸较大，也会增加一定的成本。

本发明公开了利用封装打线电阻实现过流保护电路，可以有效规避现有过流保护电路的缺点，在提高过流保护精度的同时节省成本。

发明内容

本发明的目的在于提供一种利用封装打线电阻实现过流保护的电路，解决背景技术中所提出的问题。

为实现上述目的，本发明提供如下技术方案：一种利用封装打线电阻实现过流保护的电路，包括电源VDD，偏置电流I_BIAS，负载电流I_LOAD，PMOS 管M1、M2、M3、M4、POWER，NMOS管M5、M6，电阻R2，封装打线电阻R3、 R4，打线VOUTA PAD、VOUTP PAD，芯片管脚VOUT，电源VDD的正端接VIN，负端接GND，GND接大地；PMOS管M1、M2、M3、M4、POWER的源极均接VIN， M1的栅极和漏极短接，且与M2、M3的栅极一起接偏置电流I_BIAS的正端， I_BIAS负端接GND；NMOS管M5的栅极和漏极短接，NMOS管M6的栅极、M2的漏极与之相连，M6的漏极与M3的漏极相连，并且接PMOS管M4的栅极；M4 的漏极接POWER的栅极PG，POWER的漏极和M5的漏极都接到VOUTP PAD，M6 的漏极接电阻R2的一端，R2的另一端接VOUTA PAD；打线电阻R3的一端接 VOUTA PAD，打线电阻R4的一端接VOUTP PAD，R4和R3的另一端接芯片输出管脚VOUT，负载电流I_LOAD的正端接VOUT，负端接GND。

作为本发明的一种优选实施方式，M1、M2、M3为电流镜，宽长比相同，镜像电流相等为I_BIAS。

作为本发明的一种优选实施方式，M5和M6的栅极接在同一电位，且宽长比相同。