[发明专利]存储器装置及其操作方法

说明书

本发明公开了一种存储器装置及其操作方法。存储器装置包括：一存储器阵列，包括多个存储器单元；一第一区域信号线译码器，耦接至该存储器阵列；一第二区域信号线译码器，耦接至该存储器阵列；以及一控制器，耦接且控制该存储器阵列、该第一区域信号线译码器与该第二区域信号线译码器。在编程时，这些存储器单元的一阈值电压分布低于一读取电压。在擦除时，这些存储器单元的一阈值电压分布高于该读取电压。

技术领域

本发明是有关于一种存储器装置及其操作方法。

背景技术

以目前而言，存储器装置已朝向3D叠层发展，以提高存储器密度。

以3D结构而言，除了3D NAND闪存与3D NOR闪存之外，目前又已发展出3D AND闪存。以晶体管连接方式而言，在3D NAND闪存中，存储器晶体管乃是串联；相反地，在3D AND闪存中，存储器晶体管乃是并联。

以目前而言，在对存储器进行擦除时，会遇到过度擦除(over erase)的问题，且擦除速度较慢。此外，由于擦除速度较慢，也会导致阈值电压分布较宽。这将会负面影响3D存储器的效能。

发明内容

根据本发明一实施例，提出一种存储器装置，包括：一存储器阵列，包括多个存储器单元；一第一区域信号线译码器，耦接至该存储器阵列；一第二区域信号线译码器，耦接至该存储器阵列；以及一控制器，耦接且控制该存储器阵列、该第一区域信号线译码器与该第二区域信号线译码器。在编程时，这些存储器单元的一阈值电压分布低于一读取电压。在擦除时，这些存储器单元的一阈值电压分布高于该读取电压。

根据本发明另一实施例，提出一种存储器装置的操作方法，该存储器装置包括具有多个存储器单元的一存储器阵列，该操作方法包括：在编程时，施加一第二整体信号线电压至这些存储器单元的一第一目标存储器单元，以使得该第一目标存储器单元的一第一阈值电压分布低于一读取电压；以及，在擦除时，施加一第一整体信号线电压至这些存储器单元的一第二目标存储器单元，以使得该第二目标存储器单元的一第二阈值电压分布高于该读取电压。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示根据本发明一实施例的存储器装置的电路示意图。

图2显示根据本发明一实施例进行读取时的操作示意图。

图3显示根据本发明一实施例进行编程时的操作示意图。

图4显示根据本发明一实施例进行擦除时的操作示意图。

图5显示根据本发明一实施例进行应力恢复时的操作示意图。

图6显示根据本发明一实施例的阈值电压Vt分布图。

【符号说明】

100：存储器装置

110：存储器阵列

120：控制器

D_LSL：区域源极线译码器

D_LBL：区域位线译码器

MC：存储器单元

WL(Y，Z)、WL(Y，Z+1)、WL(Y+1，Z)、WL(Y+1，Z+1)：字线

LSL1～LSL4：区域源极线

LBL1～LBL4：区域位线

P11～P14、P21～P24：PMOS晶体管

N11～N14、N21～N24：NMOS晶体管

GBLN：整体位线