[发明专利]形成用于抑制弧状弯曲的保护侧壁层的方法以及装置在审

专利信息
申请号: 202110522833.4 申请日: 2021-05-13
公开(公告)号: CN113745105A 公开(公告)日: 2021-12-03
发明(设计)人: 须田隆太郎;熊谷圭惠;户村幕树 申请(专利权)人: 东京毅力科创株式会社
主分类号: H01L21/311 分类号: H01L21/311;H01L21/3065;H01L21/67;H01L21/8242;H01L27/11524;H01L27/11551;H01L27/1157;H01L27/11578
代理公司: 北京品源专利代理有限公司 11332 代理人: 吕琳;朴秀玉
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 形成 用于 抑制 弯曲 保护 侧壁 方法 以及 装置
【说明书】:

本发明涉及形成用于抑制弧状弯曲的保护侧壁层的方法以及装置。基板处理装置实施蚀刻基板的方法。本方法包括蚀刻基板而在基板形成凹部的第一部分的第一工序。凹部的第一部分包括底面和侧壁。本方法还包括:在侧壁内或侧壁上形成氟硅酸铵(AFS)层的第二工序,以及接着蚀刻底面而形成凹部的第二部分的第三工序。第三工序在维持由AFS层对侧壁的保护的同时实施。

技术领域

本公开涉及半导体制造设备,一般涉及基板处理方法和基板处理装置。更具体而言,本公开涉及在制造3D-NAND、DRAM等器件时进行高纵横比蚀刻(etching)的系统和方法,特别是涉及侧壁的蚀刻,即在抑制弧状弯曲的同时辅助高纵横比蚀刻的系统。

背景技术

通过新技术的导入,半导体的制造方法得以长期改善,集成电路(IC、超小型电子电路、微芯片、或简称“芯片”)单体的尺寸、以及搭载于IC上的各零件的形状尺寸的小型化得到了发展。小型化的有源半导体元件和无源半导体元件以及连接部被制造在半导体基板晶片(例如,硅)上。在像这样的IC的形成中,在晶片实施掺杂、离子注入、蚀刻、各种材料的薄膜堆积、利用光刻的图案形成等各处理。各个微电路最后通过晶片的切割而分离,作为IC而单独封装。

在基板上形成IC时,特别是作为所使用的处理工序,具有原子层沉积(ALD)、化学气相生长(CVD)、原子层蚀刻(ALE)等。在以往的处理中,根据形成的图案的深度变更蚀刻条件。例如,在以往的处理中,根据形成的图案的深度,变更腔室压力、高频电力、处理气体的流量比。

在下述的专利文献1中,记载了在三维堆叠半导体存储器中进行高纵横比(HAR)蚀刻的以往的方法。

此外,在下述的专利文献2中,记载有去除基板上的自然氧化膜的处理。

现有技术文献

专利文献

专利文献1:美国专利申请公开第2017/0372916号说明书

专利文献2:日本特开2010-165954号公报

发明内容

发明所要解决的问题

本公开提供一种能在蚀刻形状的侧壁进行不产生或降低“弧状弯曲”作用的高纵横比(HAR)蚀刻的方法和装置。

用于解决问题的方案

根据一实施方式,基板处理装置实施蚀刻基板的方法。本方法包括蚀刻基板而在基板上形成凹部的第一部分作为蚀刻形状的第一工序。凹部的第一部分包括底面和侧壁。本方法还包括:在侧壁内或侧壁上形成氟硅酸铵(AFS:ammonium fluorosilicate)层的第二工序,以及接着蚀刻底面而形成凹部的第二部分的第三工序。第三工序在维持由AFS层对侧壁的保护的同时实施。

上述段落仅表示概要,不对所附的权利要求书进行限定。关于本说明书记载的实施方式及其效果,若将以下的详细的说明对照附图进行参照,则可很好地理解。

附图说明

图1是表示在半导体装置的高纵横比凹部的侧壁产生的弧状弯曲的图。

图2是表示本公开的基板处理装置(SA:substrate processing apparatus),即等离子体处理(蚀刻)系统的一个例子的图。

图3是表示本公开的感应耦合等离子体(ICP:inductively coupled plasma)装置的一个例子的图。

图4是例示根据本公开的第一实施方式实施的连续处理工序中的基板的变化的一系列的图。

图5是例示根据本公开的第二实施方式实施的连续处理工序中的基板的变化的一系列的图。

图6是根据本公开的示教实施的处理流程的一个例子的流程图。

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