[发明专利]工作周期校正电路及其方法

说明书

一种工作周期校正电路及一种工作周期校正方法。该方法通过接收为逻辑信号的第一电压来执行。使用具有第一上拉(pull‑up)电阻值及第一下拉(pull‑down)电阻值的第一反相缓冲器将第一电压转换为第二电压，使用具有第二上拉电阻值及第二下拉电阻值的第二反相缓冲器将第二电压转换为第三电压，其中，第一上拉电阻值、第一下拉电阻值、第二上拉电阻值、第二下拉电阻值皆为可调，第一上拉电阻值与第一下拉电阻值之间的差值近似等于第二下拉电阻值与第二上拉电阻值之间差值。

技术领域

本公开为一种工作周期校正，特别是一种用于有效减少闪烁及电源供应噪声的工作周期校正电路及其方法。

背景技术

许多现代电子电路需要精确的时钟才能正常运行。时钟是一种电压信号，它在低电压准位和高电压准位之间周期性地来回切换。电压信号保持高电压准位的时间百分比称为工作周期(duty cycle)。许多电路需要特定的时钟工作周期以提供最佳效能。例如，在同时使用时钟的上升缘(rising edge)及下降缘(falling edge)的多相时钟系统中，通常需要50％的工作周期。然而，时钟的实际工作周期可能会偏离期望值。工作周期校正电路通常用于使时钟具有近似所期望的工作周期。

如图1A所示，现有技术的工作周期校正电路依赖于使用反相器110，反相器110包含PMOS(P通道金属氧化物半导体)晶体管111及NMOS(N通道金属氧化物半导体)晶体管112，作为设置以接收输入时钟及输出输出时钟的时钟缓冲器。在一实施例中，“V_DD定义为电源供应节点，并且“V_SS”定义为接地节点。输入时钟的高至低转换会导致输出时钟的低至高转换，其延迟取决于PMOS晶体管111提供的上拉强度，当输入时钟的低至高转换导致输出时钟的高至低转换，其延迟取决于NMOS晶体管112提供的下拉强度。当上拉强度和下拉强度相等时，相对应转换的延迟没有差异，并且输出时钟的工作周期近似为输入时钟的工作周期的互补。例如，如果输入时钟的工作周期为45％，则输出时钟的工作周期将为55％。当上拉强度大于(小于)下拉强度时，输出时钟从高至低的转换要比低至高的转换更快(更慢)，从而导致输出时钟在高电压准位上停留的时间更长(更短)，因此工作周期更大(更小)。因此，调整反相器的上拉和下拉之间的相对强度可以调整输出时钟的工作周期。MOS晶体管的强度取决于所述MOS晶体管的宽长比。PMOS晶体管111(NMOS晶体管112)较高的宽长比使得PMOS晶体管111(NMOS晶体管112)提供的上拉(下拉)强度更大(更小)。通过调整PMOS晶体管111(NMOS晶体管112)的宽度，可以调整上拉(下拉)的强度，从而调整输出时钟的工作周期。

使用反相器110作为时钟缓冲器并调整其中的MOS晶体管的宽度以调整工作周期的缺点在于，MOS晶体管是主要的噪声贡献者。尤其是，MOS晶体管会产生一种称为“闪烁噪声”的低频噪声，这在许多应用中都为有害的。此外，反相器110对电源供应节点V_DD或接地节点V_SS中的噪声敏感。电源供应节点V_DD或接地节点V_SS上的任何噪声都可调制输出时钟的工作周期。