[发明专利]电容器、半导体器件、电子设备及其制造方法

说明书

本申请涉及一种电容器结构，包括：半导体基底；位于半导体基底上的多个存储节点接触部；每个所述存储节点接触部上设有一个半包围结构的下电极，并且每两个相对的所述半包围结构的下电极形成一对围绕上电极的下电极对；所述下电极对的两个相对的下电极和所述上电极三者之间彼此被介电层隔开。本申请中的制造方法得到的电容器及半导体器件，能够在保证电容器存储单位存储能力等器件性能前提下，有效减少制造工艺的难度，并且在简化工艺的基础上，突破了传统6F2沟槽工艺方式的限制，从而减小了电容器之间的间隙，制备得到比现有电容器更小的尺寸，提高了半导体器件的集成度。

技术领域

本申请涉及电容器及其制造方法，还涉及包括该电容器的半导体器件、电子设备及其制造方法。

背景技术

近年来，由于半导体用户要求半导体器件具有低功耗、高存储容量和高速特性，半导体制造商对高集成度、高速率的半导体器件的研究越来越多。特别是动态随机存取存储器(DRAM，Dynamic Random Access Memory)因其具有自由的数据输入输出能力和大的存储容量，被广泛用作半导体存储单元。

然而，为了快速提高存储器的集成度和可扩展性，半导体器件的集成密度被不断增加，半导体器件的设计尺寸标准也随之不断减小。例如通常，DRAM是单元的集合，而每个单元有一个MOS(Metal Oxide Semiconductor)晶体管和一个存储电容。随着集成度的增加，半导体芯片的尺寸减小，电容器的尺寸也必然减小，而电容器尺寸的减小会使得电极之间的间距逐渐减小进而相应地减小电容器的电容，从而减小电容器的存储容量。但是，即使出于半导体存储器的集成度增加的考虑，也必须要使得电容器具有足够的电容，以确保半导体存储器装置的平稳运行和性能。

现有使用的DRAM存储器主要有两种：一种是具有8F2存储单元面积的DRAM存储器；另一种是具有6F2存储单元面积的DRAM存储器。其中，具有8F2存储单元的DRAM存储器由于改善的信噪比而在DRAM存储器中广泛使用，但是因其有很多空闲区域，而与具有6F2存储单元的存储器相比消耗更多的存储单元面积。而具有6F2存储单元的存储器，虽然在减小存储单元面积方面提供了一些改进，但是采用该技术进行生产仍存在一些问题，例如，伴随着更小的存储单元所具有的工艺方面的困难等。

因此，如何提出一种制造工艺更为简单的电容器存储单元的制造方法，以达到较小的存储单元面积和较高的电荷存储能力，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

本申请的目的是通过以下技术方案实现的：

根据一个或多个实施例，本申请公开了一种电容器结构，包括：

半导体基底；

位于半导体基底上的多个存储节点接触部；

每个所述存储节点接触部上设有一个半包围结构的下电极，并且每两个相对的所述半包围结构的下电极形成一对围绕上电极的下电极对；

所述下电极对的两个相对的下电极和所述上电极三者之间彼此被介电层隔开。

根据一个或多个实施例，本申请还公开了一种电容器结构的制造方法，其包括以下工艺步骤：

提供半导体基底，所述半导体基底上有存储节点接触部；

在半导体基底上形成牺牲模层；

刻蚀所述牺牲模层形成多个下电极凹槽，在每一个所述下电极凹槽中暴露出两个相邻的存储节点接触部的表面；

沉积下电极层以填满所述下电极凹槽，随后进行化学机械平坦化处理或者回刻处理以露出所述牺牲模层；

刻蚀所述下电极层和牺牲模层以形成上电极凹槽，所述上电极凹槽将所述下电极层分割为相对的一对半包围结构的下电极；

在所述上电极凹槽内形成介电层和上电极。