[发明专利]一种芯片的时钟树规划方法以及芯片

说明书

本发明提供一种芯片的时钟树规划方法以及芯片，所述方法包括：基于当前工艺对应的片上变量、所述芯片的面积规划每一时钟域的区域范围；根据预设规则在每一所述时钟域对应的区域范围进行布线，以得到每一所述时钟域的时钟树综合；将所有所述时钟域的时钟树综合进行拼接。以此提高时钟收敛频率，降低时钟收敛难度。

技术领域

本发明涉及时钟领域，特别是涉及一种芯片的时钟树规划方法以及芯片。

背景技术

由于芯片的面积越来越大，在现有的时钟设计方案中，在芯片上进行同步设计时，OCV(On Chip Variation，片上变量)会对时钟收敛频率造成影响，使得时钟收敛难度大。

发明内容

本发明提供一种芯片的时钟树规划方法以及芯片，其能够提高时钟收敛频率，降低时钟收敛难度。

为解决上述技术问题，本发明提供的第一个技术方案为：提供一种芯片的时钟树规划方法，所述方法包括：基于当前工艺对应的片上变量、所述芯片的面积规划每一时钟域的区域范围；根据预设规则在每一所述时钟域对应的区域范围进行布线，以得到每一所述时钟域的时钟树综合；将所有所述时钟域的时钟树综合进行拼接。

其中，所述基于当前工艺对应的片上变量、所述芯片的面积规划每一时钟域的区域范围包括：基于所述片上变量以及所述芯片的面积确定每一时钟域的可行范围；确定所述可行范围内的基本单元数量；基于所述基本单元的数量，计算每一所述时钟域的布线时间；若每一所述时钟域的布线时间之间的时间差不超过预定范围，则所述时钟域的可行范围为所述时钟域的区域范围。

其中，所述方法还包括：若每一所述时钟域的布线时间之间的时间差超过预定范围，则根据每一所述时钟域的布线时间以及所述基本单元的重新规划所述时钟域的可行范围，以使得重新规划后的每一所述时钟域的可行范围的布线时间之间的时间差不超过预定范围；重新规划后的每一所述时钟域的可行范围为所述时钟域的区域范围。

其中，所述根据预设规则在每一所述时钟域对应的区域范围进行布线，以得到每一所述时钟域的时钟树综合包括：确定每一所述时钟域对应的时钟原点位置；基于所述时钟原点位置设置缓冲器；基于所述缓冲器的位置在每一所述时钟域的区域范围内进行布线，以得到每一所述时钟域的时钟树综合。

其中，所述基于所述缓冲器的位置在每一所述时钟域的区域范围内进行布线，以得到每一所述时钟域的时钟树综合包括：基于所述缓冲器的位置在每一所述时钟域对应的区域范围内进行布线，以得到每一所述时钟域对应的主时钟树；利用预设工具基于所述主时钟树生成时钟树枝干，进而得到每一所述时钟域的时钟树综合。

其中，所述基于所述缓冲器的位置在每一所述时钟域对应的区域范围内进行布线，以得到每一所述时钟域对应的主时钟树包括：判断相邻两个缓冲器之间的距离；若所述距离大于预设距离，则在相邻的两个缓冲器之间设置缓冲器。

其中，每一所述缓冲器包括至少两个反相器；且每一所述缓冲器内两个方向器的间距为150～250微米。

其中，所述将所有所述时钟域的时钟树综合进行拼接包括：根据所述时钟树综合确定对应所述时钟域的时钟接口；将所述时钟域的时钟接口与相邻的时钟域的时钟接口进行拼接。

其中，所述方法还包括：对拼接后的时钟接口处的接口信号进行跨时钟域处理。

为解决上述技术问题，本发明提供的第二个技术方案为：提供一种芯片，所述芯片包括时钟树，所述时钟树通过上述任一项所述的时钟树规划方法制成。

本发明的有益效果，区别于现有技术的情况，本发明基于当前工艺对应的片上变量、所述芯片的面积规划每一时钟域的区域范围；根据预设规则在每一所述时钟域对应的区域范围进行布线，以得到每一所述时钟域的时钟树综合；将所有所述时钟域的时钟树综合进行拼接。以此提高时钟收敛频率，降低时钟收敛难度。

附图说明