[发明专利]分栅存储器及其制造方法

说明书

本发明提供了一种分栅存储器及其制造方法，所述分栅存储器的衬底的存储单元区包括连接分区和功能分区，所述衬底内设置有源极区，所述源极区两侧的衬底上设置有互为镜像的第一栅极结构和第二栅极结构；在所述连接分区中，所述第一栅极结构和所述第二栅极结构的控制栅与所述源极区通过电连接件电性连接。本发明在分栅存储器的存储单元区设置功能分区和连接分区，且在连接分区通过刻蚀工艺暴露第一栅极结构和第二栅极结构的控制栅及所述源极区，并通过电连接件将暴露的控制栅及源极区引出并连接，省去了存储单元区中第一栅极结构和第二栅极结构的控制栅单独布线带来的空间成本，节省存储单元区的面积，同时省去了外围控制栅解码电路，简化电路设计。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种分栅存储器及其制造方法。

背景技术

快闪存储器包括两种基本结构：栅极叠层(stack gate)和分栅(split gate)结构。图1为一种分栅存储器的结构示意图，参阅图1，现有的分栅存储器的存储单元区内包括衬底100，所述衬底100上形成有擦除栅130，所述擦除栅130的两侧分别形成有第一栅极结构和第二栅极结构，所述第一栅极结构包括依次设置在所述衬底100上的浮栅111和控制栅121，所述第二栅极结构包括依次设置在所述衬底100上的浮栅112和控制栅122，且所述第二栅极结构是所述第一栅极结构的镜像。所述第一栅极结构异于所述擦除栅130的一侧形成有字线141，所述第一栅极结构异于所述擦除栅130的一侧形成有字线142。在擦写性能上，分栅式存储器避免了栅极叠层式存储器的过度擦写问题。

随着半导体器件的高集成化发展，分栅存储器的尺寸越来越小。然而，继续参阅图1，在所述分栅存储器中，所述控制栅121、122分别控制所述浮栅111、112，需要将所述控制栅121、122的连线分别引出，增加了存储单元区布线的空间成本，同时也增加了外围控制栅解码电路的面积成本，不利于缩小分栅存储器的尺寸。

发明内容

本发明的目的在于提供一种分栅存储器及其制造方法，节省在分栅存储器的存储单元区布线的空间成本，节省存储单元区的面积。

为了达到上述目的，本发明提供了一种分栅存储器，包括：

衬底，所述衬底的存储单元区包括连接分区和功能分区；

第一栅极结构和第二栅极结构，设置在所述存储单元区，所述第一栅极结构和所述第二栅极结构均包括依次设置在所述衬底上的浮栅、栅间介质层及控制栅，且所述第二栅极结构是所述第一栅极结构的镜像；

源极区，设置在所述第一栅极结构和所述第二栅极结构之间的所述衬底内；

电连接件，包括第一电连接件和第二电连接件；

其中，在所述连接分区，所述第一电连接件分别连接所述第一栅极结构和所述第二栅极结构的控制栅，所述第二电连接件连接所述源极区，所述第一电连接件和所述第二电连接件电性连接。

可选的，所述第一栅极结构和所述第二栅极结构还包括第一侧墙和第二侧墙，所述第一侧墙位于所述栅间介质层上，覆盖所述控制栅靠近所述源极区的一侧，所述第二侧墙位于所述衬底上，覆盖所述第一侧墙及所述控制栅、所述栅间介质层靠近所述源极区的一侧。

可选的，所述第一栅极结构和所述第二栅极结构还包括第三侧墙，所述第三侧墙覆盖所述浮栅、所述栅间介质层及所述控制栅异于所述源极区的一侧。

可选的，在所述功能分区，所述第一栅极结构和所述第二栅极结构的控制栅上还设置有保护层，所述保护层呈楔形，所述楔形的直角面异于所述源极区，所述楔形的斜面靠近所述源极区，所述第一侧墙覆盖部分所述斜面，所述第二侧墙覆盖所述斜面未被所述第一侧墙覆盖的部分，所述第三侧墙覆盖所述保护层的直角面。

可选的，在所述功能分区，所述第二侧墙还覆盖所述第一栅极结构和所述第二栅极结构之间的衬底表面。