[发明专利]一种高速连续整数分频电路

说明书

本发明公开了一种应用于锁相环(PLL)电路的一种高速连续整数分频电路，属于集成电路架构领域。本发明包含高速4/5分频电路，模拟方式实现的可编程6位P计数器，2位S计数器与逻辑检测电路。高速4/5分频采用CML结构实现。改进型TSPC D触发器可以实现停止与异步置数功能。采用异步逻辑设计PS计数器。检测电路兼容复位功能，过2检测逻辑增加电路工作速度。按照上述方案设计，分频电路的工作速度不再受限于分频器位数的影响，改进的触发器与逻辑检测电路提升了电路工作速度，可以实现1GHZ以上的超高速连续整数分频(本结构分频电路在180nm工艺下达到1GHz)。本发明可用于片上集成电路设计中需要高速连续整数分频的场合。

技术领域

本发明属于集成电路架构领域，尤其涉及一种高速连续整数可编程分频器。

背景技术

高速连续整数分频电路应用非常广泛，尤其是在时钟电路，锁相环路中。它的具体应用主要体现在以下三个方面：

第一：在射频收发机的本振电路中，载波频率通常是由高精度锁相环实现的。高速分频电路的功能主要体现在两个方面：一是将低频的输入参考信号通过反馈机制倍频到射频信号；二是通过改变分频比可以改变本振的输出频率。此外，分频器的参数与性能影响影响着锁相环的许多重要性能。提高分频电路的工作速度可以提高本振的输出频率，连续的整数分频可以提高本振的频率精度。

第二：高速的数据转换器需要高速高精度的时钟芯片。随着通信电子产品的工作频率不断提高，对时钟速度与精度的要求也越来越高。同时伴随着数字信号处理技术的不断突破，利用高速高精度的模数转换器将模拟信号转换成数字信号进行处理已经得到广泛应用。时钟的精度与速度直接影响ADC的性能，尤其在上Gbps的高速ADC应用场合，因此设计高速精度的分频电路显得尤其重要。

第三：在大规模高速数字系统中，通常需要一个同源的时钟网络，因此分频电路需要兼顾高速与低频两个频段。分频比的增加会在一定程度上限制电路的工作速率，因此设计一个高速连续的高频比电路显得尤为重要。

发明内容

本发明的目的旨在提出一种高速的连续整数分频电路，解决现有数字方案实现连续整数分频电路工作速率低的问题，在提高电路工作速度的同时，提高分频比。

为解决上述技术问题，本发明的技术方案为：

一种高速连续整数分频电路，包括高速4/5分频电路与PS计数器；

时钟信号传输进入4/5分频电路的时钟CLK端口，使能信号进入 4/5分频电路的使能en端口，4/5分频电路的输出OUT端口连接PS 计数器的输入IN端口，PS计数器的P预置数端口和S预置数端口分别连接预置数SET信号，PS计数器的输出MC端口连接4/5分频电路的mode端口，PS计数器的输出Fout端口输出分频信号；其中，PS 计数器包括P计数器与S计数器，P计数器与S计数器同时工作，记数值P大于s，4/5分频电路先进行5分频，记S个数后，进行4分频，当p记满时，复位s计数器，4/5分频电路再次进行5分频，如此周而复始的工作，5分频累计进行S次，4分频累计4(P-S)次，完成4P+S分频。