[发明专利]一种高速连续整数分频电路

权利要求书

1.一种高速连续整数分频电路，其特征在于，包括高速4/5分频电路与PS计数器；

时钟信号传输进入4/5分频电路的时钟CLK端口，使能信号进入4/5分频电路的使能en端口，4/5分频电路的输出OUT端口连接PS计数器的输入IN端口，PS计数器的P预置数端口和S预置数端口分别连接预置数SET信号，PS计数器的输出MC端口连接4/5分频电路的mode端口，PS计数器的输出Fout端口输出分频信号；其中，PS计数器包括P计数器与S计数器，P计数器与S计数器同时工作，记数值P大于s，4/5分频电路先进行5分频，记S个数后，进行4分频，当p记满时，复位s计数器，4/5分频电路再次进行5分频，如此周而复始的工作，5分频累计进行S次，4分频累计4(P-S)次，完成4P+S分频。

2.根据权利要求1所述的高速连续整数分频电路，其特征在于，P计数器包括6个高速TSPC触发器构成的6bit counter模块、D触发器以及6输入或门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q0端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q1端口连接第3个高速TSPC触发器的时钟CLK端口；第3个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q2端口连接第4个高速TSPC触发器的时钟CLK端口；第4个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q3端口连接第5个高速TSPC触发器的时钟CLK端口；第5个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q4端口连接第6个高速TSPC触发器的时钟CLK端口；第6个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D；6个高速TSPC触发器的异步置数端口连接在一起构成6bit counter模块的异步置数端口Load，6个高速TSPC触发器的预置数SET端口构成6bit数据端口P5:0，第1个高速TSPC触发器预置数SET信号代表最低位P0，第6个高速TSPC触发器预置数SET信号代表P5，6bitcounter模块的6位输出同相Q5:0数据端口分别连接6输入的或门，或门的输出连接D触发器的数据端口D，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器的同相位数据Q输出端口连接6bit counter模块的异步置数端口Load，并作为输出Fout端。

3.根据权利要求1所述的高速连续整数分频电路，其特征在于，S计数器包括2个高速TSPC触发器构成的2bit counter模块、D触发器、2输入或门以及带反相结构的与门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q0端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相端构成Q1；2个高速TSPC触发器的异步置数端口连接在一起构成2bit counter模块的异步置数端口Load，连接P计数器的同相位数据Q输出端口，2个高速TSPC触发器的SET端口构成S1:0，第1个高速TSPC触发器SET信号代表最低位S0，第2个代表S1，两个高速TSPC触发器的输出同相Q0与Q1分别连接一个或门，或门的输出端连接与门的正向输入端口，与门的反相输入端口连接P计数器的异步置数端口Load，与门的输出端连接D触发器的同相数据输入端口以及2个高速TSPC触发器级联构成的停止计数SP端口，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器同相位数据Q输出端口输出MC信号。