[发明专利]半导体器件及其制造方法

说明书

生成布局图的方法包括：选择从相应的VG图案到对应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第一值增大到第二值；第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。结果是栅极图案的残余部分的相应端部之间的间隙扩大。本发明的实施例还涉及半导体器件及其制造方法。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是将平面图称为布局图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的放置施加了约束，例如地理/空间约束、连接约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。

通常，一组设计规则特定于工艺/技术节点，通过该组设计规则基于布局图制造半导体器件。设计规则组补偿了相应工艺/技术节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为布局图所基于的伪器件的可接受的对应物的可能性。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，所述半导体器件的相应的布局图存储在非暂时性计算机可读介质上，所述布局图布置成在第一方向上延伸并且相应地填充有单元的行，所述布局图包括有源区图案、栅极图案、通孔至栅极(VG)图案和切割栅极图案，所述有源区图案和所述切割栅极图案在所述第一方向上延伸，所述栅极图案在与所述第一方向垂直的第二方向上延伸，每个所述通孔至栅极图案位于相应的一个所述栅极图案上面，所述切割栅极图案位于相应的行边界上面，每个所述切割栅极图案在所述第一方向上组织为部分，即切割栅极部分，每个所述切割栅极部分在所述第一方向上延伸并且相对于所述第一方向跨过相应的一个所述栅极图案，每个所述切割栅极部分指示相应的栅极图案的任何下面的部分被指定用于去除，所述方法包括生成所述布局图，生成所述布局图包括：相对于所述第二方向，在所述栅极图案中选择从相应的通孔至栅极图案到相应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，相对于在相应行边界处邻接的相应的第一单元和第二单元，并且还相对于相应地位于所述第一单元和所述第二单元中并且最靠近相应的所述行边界的第一有源区图案和第二有源区图案，即第一最近有源区图案和第二最近有源区图案，并且相对于所述第二方向，从相应的所述行边界测量相应的所述切割栅极部分的尺寸，将相应的所述切割栅极部分的尺寸从第一值增大到第二值；所述第二值产生相应的所述栅极图案的相应的残余部分的第一类型的悬垂；并且所述第一类型的悬垂是超出相应的所述第一最近有源区图案或所述第二最近有源区图案的相应的所述残余部分的最小允许量的悬垂。