[发明专利]三维存储器结构及其制备方法

说明书

本发明提供一种三维存储器结构及其制备方法，在三维存储器结构的制备过程中，通过于被堆叠结构的阶梯区域的两个台阶分区的台阶的顶面显露出的堆叠结构的牺牲层表面形成蚀刻缓冲层，并于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露或贯穿对应的所述蚀刻缓冲层。本发明中通过在台阶的表面设置蚀刻缓冲层，从而接触孔的蚀刻可以采用同一掩膜并且同一蚀刻步骤中完成，这不仅简化了工艺步骤，降低了接触孔的蚀刻难度，并且节约了成本。

技术领域

本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。

背景技术

一般来说，三维存储器包括由栅极层和层间介质层交替堆叠形成的栅极叠层结构，连接柱(Contact，简称CT)在栅极叠层结构的阶梯区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。

然而，随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔的深度越来越深，对于接触孔的蚀刻工艺要求越来越苛刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，从而使得对存储单元的控制错误，引发存储失效。

因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的制备工艺中，蚀刻形成接触孔蚀刻时极易造成栅极层击穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间短接的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述三维存储器结构制备方法包括：

提供一半导体衬底；

于所述半导体衬底上形成堆叠结构，所述堆叠结构具有阶梯区域，所述堆叠结构包括交替堆叠的层间介质层与牺牲层，所述阶梯区域包括沿第二方向依次设置的第一台阶分区和第二台阶分区；

于所述堆叠结构的中形成多级第一台阶和多级第二台阶，所述第一台阶位于所述第一台阶分区，所述第二台阶位于所述第二台阶分区，在自所述堆叠结构指向所述半导体衬底的方向上，同级的所述第一台阶和所述第二台阶的顶面分别显露出位于不同层的所述牺牲层的表面；

形成蚀刻缓冲层，所述蚀刻缓冲层包括第一蚀刻缓冲层和第二蚀刻缓冲层，所述第一蚀刻缓冲层覆盖于被所述第一台阶显露出的所述栅极层的表面上并显露出对应的栅极层的侧表面；所述第二蚀刻缓冲层覆盖于被所述第二台阶显露出的所述栅极层的表面上并显露出对应的栅极层的侧表面，其中，所述蚀刻缓冲层为导电材料；

于各所述蚀刻缓冲层上同时形成接触孔，所述接触孔显露或贯穿对应的所述蚀刻缓冲层。

在一可选实施例中，所述三维存储器结构制备方法还包括，于所述接触孔中填充导电材料以形成连接柱，所述连接柱与对应的所述蚀刻缓冲层接触。

在一可选实施例中，所述于所述接触孔中填充导电材料以形成连接柱的步骤之后还包括，于所述连接柱的顶部形成栓塞的步骤。

在一可选实施例中，所述连接柱的材料包括包氮化钛及钨复合层。

在一可选实施例中，所述形成蚀刻缓冲层的步骤包括：

于所述第一台阶和所述第二台阶的侧壁形成侧壁间隔层；