[发明专利]制造半导体器件的方法和半导体器件

说明书

在一种制造半导体器件的方法中：形成具有从设置在半导体衬底上方的隔离绝缘层凸出的沟道区的鳍部结构；实施清洁操作；以及形成位于沟道区上方的外延半导体层。清洁操作和形成外延半导体层在同一腔室中实施，而不破坏真空。本申请的实施例提供了制造半导体器件的方法和半导体器件。

技术领域

本申请的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体工业为了追求更高的器件密度、更高的性能、和更低的成本而向纳米技术工艺节点发展，来自制造和设计问题的挑战导致了诸如鳍式场效应晶体管(Fin FET)的三维设计的发展。鳍式FET器件通常包括具有高纵横比的半导体鳍部，并且在其中形成半导体晶体管器件的沟道区和源极/漏极区。利用沟道区和源极/漏极区的表面积增加的优点，在鳍部结构的侧面上方并且沿着鳍部结构的侧面(例如周围)形成栅极，以产生更快、更可靠、和更好控制的半导体晶体管器件。在一些器件中，n型FET和p型FET的沟道区通过不同的材料制成。

发明内容

本申请的实施例提供了一种制造半导体器件的方法，包括：形成具有从设置在半导体衬底上方的隔离绝缘层凸出的沟道区的鳍部结构；实施清洁操作；以及形成位于所述沟道区上方的外延半导体层，其中，所述清洁操作和所述形成所述外延半导体层在同一腔室中实施，而不破坏真空。

本申请的实施例提供了一种制造半导体器件的方法，包括：形成鳍部结构，所述鳍部结构具有从设置在半导体衬底上方的隔离绝缘层凸出的沟道区，和嵌入在所述隔离绝缘层中的底部区，其中，所述沟道区通过SiGe制成，所述底部区通过Si制成，衬垫介电层设置在所述底部区和所述隔离绝缘层之间，所述衬垫介电层的顶部从所述隔离绝缘层暴露；实施清洁操作至所述沟道区、所述隔离绝缘层、和所述衬垫介电层上；以及形成位于所述沟道区上方的外延半导体层，其中，所述清洁操作和所述形成所述外延半导体层在同一腔室中实施，而不破坏真空。

本申请的实施例提供了一种半导体器件，包括：第一半导体鳍部和第二半导体鳍部，设置在半导体衬底上方，并且沿着第一方向延伸；隔离绝缘层，设置在所述第一半导体鳍部和所述第二半导体鳍部之间；壁鳍，沿着所述第一方向延伸，其中，所述壁鳍的下部嵌入在所述隔离绝缘层中，所述壁鳍的上部从所述隔离绝缘层凸出；以及栅极结构，设置在所述第一半导体鳍部的沟道区和所述第二半导体鳍部的沟道区上方，并且沿着与所述第一方向交叉的第二方向延伸，其中：所述第一半导体鳍部和所述第二半导体鳍部中的每一者包括所述沟道区和嵌入在所述隔离绝缘层中的底部区，并且衬垫介电层设置在所述隔离绝缘层和所述底部区之间，所述沟道区通过SiGe制成，并且还包括设置在所述SiGe沟道区上方的Si覆盖层，并且所述衬垫介电层的顶部仅部分地由所述Si覆盖层覆盖。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图2示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图3示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图4示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图5示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图6示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图7示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；

图8示出了根据本发明的实施例的半导体FET器件的顺序制造操作的各个阶段之一；