[发明专利]带金属选件的输出缓冲电路

说明书

本申请涉及一种带金属选件的输出缓冲电路。本文公开了一种设备，其包含：在第一方向上延伸的第一和第二布线图案、彼此相邻布置的第一和第二晶体管，以及在第二方向上延伸的第三到第六布线图案。所述第三布线图案连接在所述第一布线图案和所述第一晶体管的源极/漏极区中的一者之间，所述第四布线图案连接在所述第二布线图案和所述第一晶体管的源极/漏极区中的另一者之间，所述第五布线图案连接到所述第二晶体管的源极/漏极区中的一者，所述第五布线图案与所述第一布线图案重叠，所述第六布线图案连接到所述第二晶体管的源极/漏极区中的另一者，所述第六布线图案与所述第二布线图案重叠。所述第三和第四布线图案在所述第一方向上的宽度大于所述第五和第六布线图案。

技术领域

本申请涉及一种带金属选件的输出缓冲电路。

背景技术

在例如DRAM之类的半导体装置中，大电流流过构成输出缓冲器的晶体管。因此，当半导体装置长时间使用时，它可能由于迁移现象而导致连接到输出缓冲器的布线图案的形状发生改变。特别是，当布线图案的横截面积由于小型化而变小时，流过布线图案的电流的密度变高，从而存在由迁移现象引起的断开风险。

发明内容

本公开的一个实施例提供一种设备，其包括：第一布线层中在第一方向上延伸的第一和第二布线图案；在所述第一和第二布线图案之间沿所述第一方向布置的多个晶体管，所述多个晶体管包含彼此相邻布置的第一和第二晶体管；以及第二布线层中在与所述第一方向交叉的第二方向上延伸的第三、第四、第五和第六布线图案，其中所述第三布线图案电连接在所述第一布线图案和所述第一晶体管的源极/漏极区中的一者之间，其中所述第四布线图案电连接在所述第二布线图案和所述第一晶体管的源极/漏极区中的另一者之间，其中所述第五布线图案电连接到所述第二晶体管的源极/漏极区中的一者，所述第五布线图案与所述第一布线图案重叠，其中所述第六布线图案电连接到所述第二晶体管的源极/漏极区中的另一者，所述第六布线图案与所述第二布线图案重叠，并且其中所述第三和第四布线图案在所述第一方向上的宽度大于所述第五和第六布线图案。

本公开的另一实施例提供一种设备，其包括：第一、第二和第三晶体管，其在第一方向上布置成使得所述第二晶体管布置在所述第一和第三晶体管之间；在所述第一方向上延伸的电源图案；在与所述第一方向交叉的第二方向上延伸的第一、第二、第三、第四、第五和第六布线图案，其中所述第一、第三和第五布线图案分别电连接到所述第一、第二和第三晶体管的源极/漏极区中的一者，其中所述第二、第四和第六布线图案分别电连接在所述电源图案和所述第一、第二和第三晶体管的源极/漏极区中的另一者之间，其中所述第二和第三布线图案以第一空间彼此相邻布置，其中所述第四和第五布线图案以第二空间彼此相邻布置，其中所述第一晶体管的所述源极/漏极区中的另一者和所述第二晶体管的所述源极/漏极区中的一者以第三空间彼此相邻布置，其中所述第二晶体管的所述源极/漏极区中的另一者和所述第三晶体管的所述源极/漏极区中的一者以第四空间彼此相邻布置，其中所述第一空间比所述第二空间窄，并且其中所述第四空间比所述第三空间窄。

本公开的又一实施例提供一种设备，其包括：第一、第二和第三晶体管，其在第一方向上布置成使得所述第二晶体管布置在所述第一和第三晶体管之间；在所述第一方向上延伸的电源图案；在与所述第一方向交叉的第二方向上延伸的第一、第二、第三、第四、第五和第六布线图案，其中所述第一、第三和第五布线图案分别电连接到所述第一、第二和第三晶体管的源极/漏极区中的一者，其中所述第二、第四和第六布线图案分别电连接在所述电源图案和所述第一、第二和第三晶体管的源极/漏极区中的另一者之间，其中所述第二和第三布线图案以第一空间彼此相邻布置，其中所述第四和第五布线图案以第二空间彼此相邻布置，其中所述第一晶体管的所述源极/漏极区中的另一者和所述第二晶体管的所述源极/漏极区中的一者以第三空间彼此相邻布置，其中所述第二晶体管的所述源极/漏极区中的另一者和所述第三晶体管的所述源极/漏极区中的一者以第四空间彼此相邻布置，其中所述第一空间比所述第三空间窄，并且其中所述第四空间比所述第二空间窄。

附图说明

图1是示出根据本公开的半导体装置的配置的框图。