[发明专利]半导体装置

说明书

本发明提供一种半导体装置，能够从待机模式自动转变至深度省电模式。本发明的半导体装置包含：内部电路，能够响应来自输入/输出电路的输入信号而运行；以及控制器，能够控制这些内部电路的运行。支持DPD的内部电路包括：测量部，对从半导体装置进入待机模式的时间点开始的时间进行测量；转变时间检测部，检测测量部的测量时间已到达一定时间的情况；以及DPD信号生成部，当检测到转变时间时，生成用于使待机模式的消耗电力进一步降低的省电使能信号。

技术领域

本发明涉及一种快闪存储器(flash memory)等半导体装置，尤其涉及待机(standby)模式或深度省电(deep power down)模式下的运行。

背景技术

与非(NAND)型快闪存储器能以页面(page)为单位来进行读出或编程，而且能以块(block)为单位来进行擦除。例如，专利文献(日本专利特开2006-252748号公报)所示的快闪存储器公开了下述技术：在待机模式与常规(normal)运行模式下，对页面缓冲器(pagebuffer)/感测电路供给不同的电源电压，由此来减少待机模式的消耗电力。

快闪存储器中，有响应来自用户的命令来进行读出、编程、擦除等的主动(active)模式与可受理来自用户的命令的待机模式。在待机模式下，内部电路的运行受到限制，以使消耗电力达到一定以下，但在从用户输入有命令时，必须立即响应此命令。因此，虽说是待机模式，但在逻辑(logic)电路或寄存器(register)等易失性电路中仍会产生截止泄漏(off leak)电流，截止泄漏电流会随着元件尺寸的收缩(shrink)而增加，而且，在使用内部电源电压的情况下，必须使内部电源电压检测电路运行，从而会消耗一定程度的电力。即，难以削减待机模式下的消耗电流。

为了进一步削减待机模式下的消耗电力，有时根据快闪存储器不同，搭载有深度省电模式(以下称作DPD模式)。在DPD模式下，关停(cut off)对用于待机模式的一部分内部电路的内部供给电源，而削减截止泄漏电流。DPD模式例如是通过DPD开始命令来进入所述模式，并通过DPD解除命令来从所述模式恢复。DPD模式为了使关停的电路正常运行而需要一定的时间，但取代于此，具有能够大幅降低消耗电力的优点(merit)。

图1表示搭载有串行外设接口(Serial Peripheral Interface，SPI)功能的NAND型快闪存储器向DPD模式转变时的运行波形的一例。在待机模式时，通过将芯片选择(chipselect)信号/CS设为低电平(low level)来选择快闪存储器，在此期间，与时钟(clock)信号同步地从数据输入端子DI输入DPDDPD命令(89h)。快闪存储器在从DPD命令的输入开始经过了一定期间tDP的时刻T_DPD，转变至DPD模式，而阻断对特定的内部电路的内部供给电压。在时刻T_DPD之前的期间，消耗待机模式的电流，在时刻T_DPD之后的期间，消耗DPD模式的电流。

图2表示现有的快闪存储器的支持DPD模式的待机用内部电压生成电路的一例。内部电压生成电路10包含串联连接在外部电源电压VCC(例如3.3V)与GND电位之间的P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)晶体管(transistor)P1及PMOS晶体管P2、电阻梯(ladder)LAD、以及对电阻梯LAD的经电阻分割的电压Va与基准电压VREF进行比较的比较器CMP，对于晶体管P1的栅极，施加有DPD使能(enable)信号DPDEN，对于晶体管P2的栅极施加比较器CMP的比较结果，在晶体管P2与电阻梯之间连接有电压供给节点INTVDD。

待机模式时，DPD使能信号DPDEN为L电平，晶体管P1、晶体管P2导通。为了降低由电阻梯LAD所消耗的电流，电阻梯LAD被设定为高电阻。另外，在电压供给节点INTVDD输出目标电压时，选择电压Va的分接(tap)位置，以使Va＝VREF。另外，在非待机模式时运行的通常的内部电压生成电路的电阻比图2的电阻梯LAD低，在电压供给节点INTVDD，例如生成2.4V的电压。