[发明专利]半导体器件及其制造方法

说明书

本发明涉及半导体器件及其制造方法，所述半导体器件包括：衬底，其包括存储单元区域和外围电路区域，所述外围电路区域包括具有第一晶体管的第一外围电路区域和具有第二晶体管的第二外围电路区域；储存节点接触插塞，其位于在所述存储单元区域中所述衬底的上部；着陆垫，其在所述储存节点接触插塞上方；第一金属线，其与所述第一晶体管耦接；以及第二金属线，其与所述第二晶体管耦接，其中，所述着陆垫的厚度和所述第一金属线的厚度小于所述第二金属线的厚度。

相关申请的交叉引用

本申请要求2020年7月3日提交的申请号为10-2020-0081843的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。

技术领域

本发明的各种实施例涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括金属线的半导体器件和制造该半导体器件的方法。

背景技术

随着半导体器件集成度的提高，电容器所占的面积可能会减少，带来了感测裕度(sensing margin)降低的问题。为了提高感测裕度，可能必须减小寄生电容。减小寄生电容的方法涉及降低电容器的电介质材料的介电常数。然而，由于电介质材料通常具有高的介电常数，因此在减小寄生电容方面存在限制。

已经提出的另一种减小寄生电容的技术涉及在外围电路区域形成不同高度的金属线。

发明内容

本发明的实施例涉及一种具有低电阻金属线的半导体器件和制造该半导体器件的方法。

根据本发明的一个实施例，一种半导体器件包括：衬底，其包括存储单元区域和外围电路区域，外围电路区域包括具有第一晶体管的第一外围电路区域和具有第二晶体管的第二外围电路区域；储存节点接触插塞，其位于在存储单元区域中衬底的上部中；着陆垫，其在储存节点接触插塞上方；第一金属线，其与第一晶体管耦接；以及第二金属线，其与第二晶体管耦接，其中，着陆垫的厚度和第一金属线的厚度小于第二金属线的厚度。

根据本发明的另一个实施例，一种半导体器件包括：第一晶体管，其包括第一栅极结构和在所述第一栅极结构的两侧上对齐的第一源/漏极区；第二晶体管，其包括第二栅极结构和在所述第二栅极结构的两侧上对齐的第二源/漏极区；第一金属线，其与第一晶体管耦接；以及第二金属线，其与第二晶体管耦接，其中，第一金属线的厚度小于第二金属线的厚度。

根据本发明的又一个实施例，一种用于制造半导体器件的方法包括：制备包括第一晶体管和第二晶体管的衬底；在衬底上形成与第一晶体管耦接的第一预备金属线；在衬底上形成与第二晶体管耦接的第二金属线；形成覆盖第一预备金属线和第二金属线的覆盖层；在覆盖层上形成覆盖第二金属线和第二晶体管的掩模；以及通过使用所述掩模作为刻蚀掩模来刻蚀覆盖层和第一预备金属线，以形成厚度小于第二金属线的厚度的第一金属线。

附图说明

图1A和1B是示出根据本发明的实施例的半导体器件的剖视图。

图2A至2K是示出根据本发明实施例的制造半导体器件的方法的剖视图。

图3是示出根据本发明的另一实施例的半导体器件200的剖视图。

图4是示出根据本发明的另一实施例的半导体器件300的平面图。

图5A和5B是示出根据本发明的实施例的半导体器件300的剖视图。

图6A至6N是示出根据本发明实施例的制造半导体器件的方法的剖视图。

图7A至7B是示出根据本发明实施例的制造半导体器件的另一种方法的剖视图。

图8是示出根据本发明的实施例的半导体器件的剖视图。

具体实施方式