[发明专利]一种高速时钟电路的动态延时补偿电路

说明书

本发明属于数字时钟电路技术领域，公开了一种高速时钟电路的动态延时补偿电路，包括：锁相环、粗计数器、第一细采样电路、三个同步模块以及输出选择模块；锁相环电路分别向粗计数器和第一细采样电路输出整体时钟信号和相位信号；粗计数器分别向三个同步模块输出粗计数器值；第一细采样电路生成细编码值并将细编码值以及经过延时D_B和两次延时D_B分别得到三路细计数器值；三个同步模块分别与第一细采样电路相连对应接收三路细计数器值并分别与粗计数器值同步而后生成三路同步信号值；输出选择模块基于预设的选取规则选取一路同步信号值输出。本发明提供的补偿电路具有简单，高效，低成本的优点，能够弥补温度对于电路的影响，本质上解决延时对于电路的影响。

技术领域

本发明涉及数字时钟电路技术领域，特别涉及一种高速时钟电路的动态延时补偿电路。

背景技术

高速高精度的系统设计是肯定离不开可靠性高的校准系统的，然而目前绝大多数的校准方法所采用的算法复杂，成本高，普适性低，不适用于多通道的拓展。常见的高速高精度的系统由于PVT变化和亚稳态等非理想情况的存在，严重影响了时间数字转换器的精度与线性度。基于多相位内插实现细量化的粗细结合的TDC主要是通过对计数器和内插于一个时钟周期的一组多相位时钟同时采样来锁存输入时刻。但是由于上述的非理想因素，导致在粗细协调的过程中粗计数器的路径延时与细计数的延时不匹配。目前已有的大多数校准方案是对单一输入的信号进行多次延时来获得不同的激励信号，利用这些激励信号的不同来推测无延迟输入信号的真实时刻，在这个过程中需要多次对信号进行处理，带来的功耗成本急剧上升，由于高精度的时数转换器对于时钟抖动、PVT变化及其敏感，因此简单的算法可能无法适应电路需求，而复杂的算法带来的成本过高。且，都没有本质上解决延时对于电路的影响，而是通过或是电路结构或是统计思想的算法来进行校准，总体而言，目前还没有一种简单高效低成本的做法，可以弥补温度对于电路的影响。

发明内容

本发明提供一种高速时钟电路的动态延时补偿电路，达到了简单高效低成本的弥补温度对于电路的影响，本质上解决延时对于电路的影响的技术效果。

为解决上述技术问题，本发明提供了一种高速时钟电路的动态延时补偿电路，包括：锁相环、粗计数器、第一细采样电路、第一同步模块、第二同步模块、第三同步模块以及输出选择模块；

所述锁相环电路与所述粗计数器相连输出整体时钟信号，所述锁相环电路与所述第一细采样电路相连，输出相位信号；

所述粗计数器与所述第一同步模块、所述第二同步模块、所述第三同步模块相连，并输出粗计数器值；

所述第一细采样电路生成细编码值，并将所述细编码值以及经过延时D_B和两次延时D_B分别得到第一路细计数器值、第二路细计数器值以及第三路细计数器值；

所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第一细采样电路相连，对应接收所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值并分别与所述粗计数器值同步而后生成第一路同步信号值、第二路同步信号值以及第三路同步信号值；

所述输出选择模块与所述所述第一同步模块、所述第二同步模块和所述第三同步模块相连，并基于预设的选取规则选取一路同步信号值输出。

进一步地，所述高速时钟电路的动态延时补偿电路还包括：第二细采样电路和延时采样电路；

所述延时采样电路与所述粗计数器相连，动态提取出延时采样值；

所述第二细采样电路与所述延时采样电路以及所述锁相环相连，获取所述延时采样值和相位信号，生成延时编码D_A；

所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第二细采样电路相连，获取所述延时编码D_A；