[发明专利]布局FPGA芯片内时钟线网的方法及设备

说明书

本发明实施例提供一种布局FPGA芯片内时钟线网的方法及设备，布局FPGA芯片内时钟线网的方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。本发明实施例的技术方案可以缩小划分区域以使其不包括存在时钟冲突的时钟区域，从而在布局全局时钟线驱动的时钟负载时不违反时钟约束。

技术领域

本发明涉及集成电路技术领域，尤其涉及布局现场可编程门阵列(Field-Programmable Gate Array，FPGA)芯片内时钟线网的方法及设备。

背景技术

FPGA芯片的设计流程主要包括设计输入、功能仿真、逻辑综合、技术映射、封装、布局、布线、时序仿真、比特流生成等阶段，其中，布局是非常复杂并且最关键的一个阶段，其结果直接影响了电路性能、面积、可靠性、功率和制造产量等。

现有的FPGA芯片具有一个时钟架构，例如赛灵思(Xilinx)公司的7系列FPGA芯片的时钟架构(请参见如下网页提供的技术文献https：//www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf)。

如图1所示，7系列FPGA芯片的时钟架构被分为多个时钟区域(ClockRegion)(图1中示意了3行2列共6个时钟区域)，每个时钟区域包含多种元素，例如，可配置逻辑块(Configurable Logic Block，CLB)、计算单元(Computing Unit，CU)、随机存取存储器(Random Access Memory，RAM)、可编程输入输出单元(Input Output Block，IOB)、时钟管理块(CCMU或者CMT)、水平时钟缓冲器(HCUD)、高速串行收发器(GT)。在一个时钟区域内，每一个CLB列包含50个LB，每一个IOB列(I/O Column)包含50个IOB，每一RAM列包含10个RAM，每一CU列包含20个CU；每个时钟区域内部包含12个HCUD，以及一个水平时钟行(HROW)，其将时钟区域分为上下二个部分，例如，CLB列被分为上部分25个CLB和下部分25个CLB。

该FPGA芯片具有全局时钟主干道(Clock Backbone)，其中包括32条全局时钟线，全局时钟缓冲器(CUD)可以驱动全局时钟线；水平中心线(Horizontal Center)将芯片分为二个部分，每个部分包含16个CUD。对于一个时钟区域，CUD和HCUD共享HROW中的12条时钟布线资源而分别提供全局时钟信号和局部时钟信号，其中，CUD可以通过ROWH驱动每一个时钟区域内部的时钟负载，HCUD可以通过ROWH驱动一个时钟行(Clock Row，CR)内左右相邻的时钟区域，这二个相邻的时钟区域可以共享时钟布线资源。每个时钟区域最多支持24条全局时钟线，而水平相邻的二个时钟区域也最多支持24条全局时钟线。

但是，现有的FPGA芯片在布局过程中未考虑到时钟资源的具体约束，这可能会导致时钟布线的失败。

发明内容

本发明解决的技术问题包括现有的FPGA芯片在布局过程中未考虑到时钟资源的具体约束等。

为解决上述技术问题，本发明实施例提供一种布局FPGA芯片内时钟线网的方法，FPGA芯片包括多个时钟区域，时钟线网包括多条全局时钟线，方法包括：步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；重复步骤二，直到所有的时钟区域都不存在时钟冲突。

可选地，该方法包括：基于驱动任一个时钟负载的所有全局时钟线各自对应的划分区域所形成的交集区域确定布局该时钟负载的时钟区域。