[发明专利]布局FPGA芯片内时钟线网的方法及设备

权利要求书

1.一种布局FPGA芯片内时钟线网的方法，所述FPGA芯片包括多个时钟区域，所述时钟线网包括多条全局时钟线，其特征在于，所述方法包括：

步骤一，遍历每条全局时钟线各自驱动的所有时钟负载，并且将所述所有时钟负载各自位于的时钟区域相关的集合确定为该条全局时钟线的划分区域；

步骤二，如果一个时钟区域存在时钟冲突，则缩小驱动该时钟区域的全局时钟线的划分区域以使其不包括该时钟区域；

重复步骤二，直到所有的时钟区域都不存在时钟冲突。

2.根据权利要求1所述的方法，其特征在于，包括：基于驱动任一个时钟负载的所有全局时钟线各自对应的划分区域所形成的交集区域确定布局该时钟负载的时钟区域。

3.根据权利要求2所述的方法，其特征在于，所述交集区域表示为时钟围栏区域代价函数F(x，y)，其通过如下公式获得：

F(x，y)＝αF_H(x)+βF_V(y)，

其中，x和y分别表示一个时钟负载在FPGA芯片上的横坐标和纵坐标，F_H(x)和F_V(y)分别为在X和Y方向上的时钟围栏区域代价函数，x_L和x_R分别为时钟围栏区域在X方向左、右边界的坐标，y_T和y_B分别为时钟围栏区域在Y方向上、下边界的坐标，α、β为惩罚代价参数。

4.根据权利要求1所述的方法，其特征在于，包括：将缩小划分区域的全局时钟线在存在时钟冲突的时钟区域内所驱动的时钟负载移动到所述缩小的划分区域内。

5.根据权利要求4所述的方法，其特征在于，包括：在步骤一之后扩大全局时钟线的划分区域，从而使得扩大的划分区域具有更多的站点以用于布局与待移动的时钟负载相关的模块。

6.根据权利要求1所述的方法，其特征在于，包括：将所述所有时钟负载各自位于的时钟区域的集合或者各自位于的时钟行的集合确定为该条全局时钟线的划分区域。

7.根据权利要求1或6所述的方法，其特征在于，所述时钟冲突包括驱动所述一个时钟区域或者一个时钟行的全局时钟线的数量超过预定数量而形成的冲突。

8.根据权利要求7所述的方法，其特征在于，包括：将存在时钟冲突的时钟行依据驱动其的全局时钟线的数量从大到小自队首依次排序而放入第一队列中，自所述第一队列的队首取出相应的时钟行并且通过行内时钟冲突解决流程解决其时钟冲突。

9.根据权利要求8所述的方法，其特征在于，所述行内时钟冲突解决流程包括：

将驱动某个时钟行的全局时钟线按照时延关键度自队首依次排序而放入第二队列中∶

自所述第二队列的队首取出相应全局时钟线的特定时钟线网；

基于所述特定时钟线网确定缩小所述相应全局时钟线的划分区域；

将所述相应全局时钟线在存在时钟冲突的时钟区域内驱动的相应时钟负载从存在时钟冲突的时钟区域移动到所述缩小的划分区域内。

10.根据权利要求9所述的方法，其特征在于，所述行内时钟冲突解决流程包括：

基于所述特定时钟线网确定缩小所述相应全局时钟线的划分区域的若干选项，所述若干选项分别具有将所述相应全局时钟线在存在时钟冲突的时钟区域内驱动的相应时钟负载从存在时钟冲突的时钟区域移动到所述缩小的划分区域内的移动量；

基于具有最小移动量的选项缩小所述相应全局时钟线的划分区域；

将所述相应全局时钟线在存在时钟冲突的时钟区域内驱动的相应时钟负载从存在时钟冲突的时钟区域移动到所述缩小的划分区域内。