[发明专利]平面化中的芯片内不均匀性（WID-NU）

说明书

本发明提供了用于屏障层应用的化学机械平面化(CMP)抛光组合物，特别是用于改善芯片内不均匀性(WID‑NU)。所述CMP抛光组合物含有浓度等于和/或大于(≥)2.0重量％的磨料；平面化剂，其选自环氧乙烷、环氧丙烷、环氧丁烷、其聚合物、其衍生物及其组合，其中所述聚合物具有介于10道尔顿至5百万道尔顿，优选50道尔顿至1百万道尔顿之间的分子量；腐蚀抑制剂；水溶性溶剂；以及任选地，速率增强剂、pH调节剂、氧化剂和螯合剂。

相关申请的交叉引用

本专利申请要求于2019年9月24日提交的美国临时专利申请序列号62/904861的优先权权益，其全部内容通过引用并入本文。

背景技术

本发明涉及用于生产半导体器件的屏障化学机械平面化(“CMP”)抛光组合物(或浆料)，以及用于进行化学机械平面化的抛光方法。特别地，本发明涉及适用于抛光图案化半导体晶片的屏障抛光组合物，所述图案化半导体晶片由多种类型的膜，例如金属层、屏障膜和下面的层间电介质(ILD)结构或图案化介电层)组成。

通常，屏障层覆盖图案化介电层并且金属层覆盖屏障层。金属层具有至少足够的厚度以用金属填充图案化沟槽而形成电路互连。

屏障层通常是金属、金属合金或金属间化合物，实例是含Ta或Ti的膜，如TaN、Ti、TiN或TiW等。屏障形成防止晶片内的层间迁移或扩散的层。例如，屏障防止互连金属如铜、钴或银扩散到相邻的电介质中。屏障材料必须能抵抗大多数酸的腐蚀，从而抵抗在用于CMP的流体抛光组合物中的溶解。此外，这些屏障材料可表现出抵抗通过CMP组合物中和来自固定的磨料垫的研磨磨料颗粒的去除的韧性。

关于CMP，该技术的当前状态涉及使用多步骤，例如两步工艺以实现局部和全局平面化。

在典型的CMP工艺的步骤1期间，通常去除如过覆盖铜层的金属层，同时在具有金属填充线、通孔和沟槽的晶片上留下光滑平面表面，所述金属填充线、通孔和沟槽向抛光表面提供电路互连平面。因此，步骤1倾向于去除过量的互连金属，例如铜或钴。然后，进行通常称为屏障CMP工艺的典型CMP工艺的步骤2，以去除图案化晶片表面上的屏障层和过量金属层以及其它膜，从而实现介电层上的表面的局部和整体平面化。

屏障层的化学机械平面化(CMP)是晶片镶嵌工艺的关键步骤。

芯片内不均匀性(WID-NU)是图案晶片上的全局台阶高度变异(global stepheight variation)，其可能损害功能性芯片的性能。当各种不同结构之间图案密度的初始差异更显著时，WID-NU更显著。

因此，需要制备具有较高去除速率，以及改善平面化，如具有更好的芯片内不均匀性(WID-NU)，且更可靠、一致和均匀的CMP浆料。

发明内容

本发明提供具有更好的芯片内平面性(with-die planarity)的稳定的CMP浆料。本文描述和公开了用于抛光的屏障CMP组合物、系统和方法。本文公开的组合物提供了改善的、更好的芯片内不均匀性(WID-NU)。

在一个实施方案中，本文描述了一种屏障化学机械平面化抛光组合物，其包含：

磨料；

平面化剂；

腐蚀抑制剂；

水溶性溶剂；

任选地

润湿剂；

速率增强剂；

pH调节剂；

氧化剂；以及

螯合剂；