[发明专利]具有减少晶体管降级的高压移位器

说明书

本文论述用于预防高压(HV)移位器中的晶体管降级以将输入电压传送到例如全局字线的存取线的系统及方法。存储器装置的实施例包括存储器单元及HV移位器电路，所述HV移位器电路包含信号传送电路以及第一HV控制电路及第二HV控制电路。所述信号传送电路包含用于将高压输入传送到存取线的P沟道晶体管。所述第一HV控制电路将偏压电压耦合到所述P沟道晶体管达第一时段，且所述第二HV控制电路在所述第一时段之后将应力消除信号耦合到所述P沟道晶体管达第二时段以减少所述P沟道晶体管的降级。所述经传送高压可用于对所述存取线充电以选择性读取、编程或擦除存储器单元。

优先权申请

本申请案主张2019年1月28日申请的序列号为16/259,671的美国申请案的优先权权益，所述美国申请案以其全文引用的方式并入本文中。

背景技术

存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。非易失性存储器可在未供电时保存所存储的数据，且尤其包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)、磁阻性随机存取存储器(MRAM)或3D XPoint^TM存储器。

快闪存储器作为非易失性存储器用于各种电子应用。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功耗的一或多个群组的单晶体管、浮动栅极或电荷俘获存储器单元。两种常见类型的快闪存储器阵列架构包含以每一者的基本存储器单元配置布置成的逻辑形式命名的NAND及NOR架构。存储器阵列的存储器单元通常布置成矩阵。

传统存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了增加给定面积的存储器容量且降低成本，已减小个别存储器单元的大小。然而，减小个别存储器单元的大小且因此减小2D存储器阵列的存储器密度存在技术限制。作为响应，正开发三维(3D)存储器结构(例如3D NAND架构半导体存储器装置)以进一步提高存储器密度及降低存储器成本。

附图说明

在不一定按比例绘制的图式中，相同元件符号可描述不同视图中的类似组件。具有不同字母后缀的相同元件符号可表示类似组件的不同例子。图式通常通过实例而非通过限制来说明本档案中论述的各个实施例。

图1说明包含存储器装置的环境的实例。

图2到3是说明NAND架构半导体存储器阵列的实例的示意图。

图4是说明存储器模块的实例的框图。

图5是说明行解码器中的现有技术字线(WL)驱动器的框图。

图6是说明现有技术高压(HV)移位器600的示意图。

图7是说明HV移位器600的包含晶体管降级的电压电平移位及补偿的操作的时序图。

图8是说明根据本文中论述的一个实施例的具有减少晶体管降级的HV移位器800的实例的示意图。

图9A到9C是说明用于产生控制信号及应力消除信号以预防HV移位器中的晶体管降级的信号产生器的实例的图。

图10是说明所选择的高压移位器的操作的时序图。

图11是说明未经选择高压移位器的操作的时序图。

图12是说明解决高压移位器中的晶体管降级的方法的流程图。

图13是说明其上可实施一或多个实施例的机器的实例的框图。

具体实施方式