[发明专利]用于存储器应用的垂直晶体管制造

说明书

本公开内容的实施方式提供用于形成具有准确的轮廓和针对制造三维(3D)堆叠存储器单元半导体装置的尺寸控制的阶梯状结构的设备和方法。在一个实施方式中，一种存储器单元装置包含：膜堆叠结构，所述膜堆叠结构包含：水平地形成在基板上的交替的成对的介电层和导电结构，形成在所述膜堆叠结构中的开口，其中所述开口被填充有通道层和中心填充层，和设置在所述导电结构与所述通道层之间的保护衬垫层。

背景

领域

本公开内容的实施方式总体涉及制造垂直类型存储器单元半导体装置的方法，并且更特定地涉及用于半导体制造应用的制造具有阶梯状结构的垂直类型存储器单元半导体装置的方法。

相关技术的说明

对于半导体装置的下一代的超大规模集成(VLSI)和特大规模集成(ULSI)而言，可靠地产生亚半微米和更小的特征是关键的技术挑战之一。然而，随着电路技术的极限被推进，VLSI和ULSI互连技术的尺寸不断地缩小对于处理能力已经提出额外的要求。在基板上可靠地形成栅极结构对于VLSI和ULSI的成功和就提升电路密度和个别的基板和小片(die)的品质方面的持续努力是重要的。

图案化的掩模(例如，光刻胶层)经常被使用于通过蚀刻工艺在基板上形成结构(例如，栅极结构、浅槽隔离(STI)、咬合线(bite line)和类似物)。常规地，图案化的掩模是通过使用光刻工艺以利用光学的方式将具有期望的临界尺寸的图案转移至光刻胶层来制造的。然后，使得光刻胶层显影以去除光刻胶的不期望的部分，从而在剩余的光刻胶中产生开口。

为了使得能够制造下一代的装置和结构，经常利用半导体存储器芯片的三维(3D))叠来改善晶体管的性能。通过以三维(代替常规的二维)的方式来布置晶体管，可以将多个晶体管彼此非常靠近地放置在集成电路(IC)中。半导体芯片的三维(3D)堆叠减小导线长度并且保持低的布线延迟。在制造半导体芯片的三维(3D)堆叠中，经常利用阶梯状结构以允许多个互连结构设置于所述阶梯状结构上，从而形成高密度的垂直晶体管装置。

当在设置于基板上的膜堆叠结构(stack)中形成阶梯状结构时，重复地执行蚀刻工艺连同光刻胶修整工艺，以利用作为蚀刻掩模的被顺序地修整的光刻胶层来蚀刻膜堆叠结构。在描绘于图1A中的示例性的实施方式中，被修整的光刻胶层(未示出)可作为蚀刻掩模层，以将结构转移至设置在基板104上的膜堆叠结构120上而在用于形成半导体装置100的基板104上形成阶梯状结构110。如在图1B中所示的，膜堆叠结构120通常包含：层120a、120b的交替的层(示为120a1、120b1、120a2、120b2、······、120a5、120b5)(这些交替的层或为导电层或为绝缘层)。在蚀刻期间，光刻胶层被顺序地修整为不同的尺寸，同时作为用于形成具有不同宽度的阶梯状结构110的蚀刻掩模。

如在图1A和图1B中所示的，在制造位于基板104上的阶梯状结构110期间，形成于阶梯状结构110中的每个阶梯具有所述阶梯的期望的宽度，以允许在所述阶梯上形成通道125(例如，开口)。在需要较高的装置性能的一些实施方式中，可利用交替的层120a、120b的不同材料。举例而言，当需要具有装置性能的较高电迁移率(mobility)时，经常在阶梯状结构110中利用金属导电材料。如在图1C中所描绘的，在一个示例中，交替的层120a、120b中的第二层120b(在图1B中被示为120b1、……、120b5)可从阶梯状结构110去除，并且利用含金属的层150来代替，以改善装置100的电性能。然而，当从阶梯状结构110中去除原始的第二层120b(在图1B中示为120b1、……、120b5)以利用含金属的层150来代替或插入含金属的层150(如在图1C中所描绘的)时，由于在界面处的选择性蚀刻，经常在含金属的层150之间的界面130处发现残留物和/或表面粗糙部分152，从而在界面130处产生不良的电接触，最终导致装置故障或电性能下降。

因此，需要用于形成具有准确的轮廓和针对半导体装置的三维(3D)堆叠的尺寸控制的阶梯状结构的改善的方法和设备。