[发明专利]半导体器件和用于制造半导体器件的方法

说明书

公开了在FET器件的源极/漏极(S/D)区域之间具有核‑壳纳米结构化沟道区域的半导体器件的结构，以及制造半导体器件的方法。半导体器件包括：衬底；纳米结构化层的堆叠件，具有设置在衬底上的第一和第二纳米结构化区域；以及包裹第二纳米结构化区域的纳米结构化壳区域。纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。半导体器件还包括设置在衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全环栅(GAA)结构。第一和第二S/D区域中的每个包括包裹每个第一纳米结构化区域的外延区域，并且GAA结构包裹每个纳米结构化壳区域。

技术领域

本申请的实施例涉及半导体器件和用于制造半导体器件的方法。

背景技术

随着半导体技术的进步，对更高的存储容量、更快的处理系统和更高的性能的需求不断增长。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，诸如包括平面MOSFET和鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(MOSFET)。这种按比例缩小已经增加了半导体制造工艺的复杂性。

发明内容

本申请的一些实施例提供了一种半导体器件，包括：衬底；纳米结构化层的堆叠件，具有设置在所述衬底上的第一纳米结构化区域和第二纳米结构化区域；纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料；第一源极/漏极(S/D)区域和第二源极/漏极区域，设置在所述衬底上，其中，所述第一源极/漏极区域和所述第二源极/漏极区域中的每个包括包裹每个所述第一纳米结构化区域的外延区域；以及全环栅(GAA)结构，设置在所述第一源极/漏极区域和所述第二源极/漏极区域之间并且包裹每个所述纳米结构化壳区域。

本申请的另一些实施例提供了一种半导体器件，包括：第一场效应晶体管(FET)，包括：第一纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第一纳米结构化层包括第一纳米结构化区域和第二纳米结构化区域，第一纳米结构化壳区域，包裹所述第二纳米结构化区域，其中，所述第一纳米结构化壳区域和所述第二纳米结构化区域具有彼此不同的半导体材料，第一外延区域，包裹每个所述第一纳米结构化区域，和第一全环栅(GAA)结构，设置在所述第一纳米结构化层的堆叠件上并且包裹每个所述第一纳米结构化壳区域；以及第二场效应晶体管，包括：第二纳米结构化层的堆叠件，设置在衬底上，其中，每个所述第二纳米结构化层包括第三纳米结构化区域和第四纳米结构化区域，第二纳米结构化壳区域，包裹所述第四纳米结构化区域，其中，所述第二纳米结构化壳区域和所述第四纳米结构化区域具有彼此不同的半导体材料，并且其中，所述第一纳米结构化壳区域和所述第二纳米结构化壳区域具有彼此不同的材料组成，第二外延区域，包裹每个所述第三纳米结构化区域，其中，所述第二外延区域的导电类型不同于所述第一外延区域，和第二全环栅结构，设置在所述第二纳米结构化层的堆叠件上并且包裹每个所述第二纳米结构化壳区域。

本申请的又一些实施例提供了一种用于制造半导体器件的方法，包括：在衬底上形成具有第一纳米结构化区域和第二纳米结构化区域的纳米结构化层的堆叠件；修改所述第二纳米结构化区域以形成纳米结构化核区域；外延生长包裹所述纳米结构化核区域的纳米结构化壳区域；生长包裹每个所述第一纳米结构化区域的第一外延区域和第二外延区域；在所述第一外延区域和所述第二外延区域之间形成包裹每个所述纳米结构化壳区域的全环栅(GAA)结构；以及沿着所述全环栅结构的栅极子区域的侧壁形成第一内部间隔件和第二内部间隔件，其中，所述栅极子区域嵌入在所述纳米结构化层的堆叠件内。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B至图1D分别示出了根据一些实施例的具有核-壳纳米结构的半导体器件的等距视图和截面图。

图1E和图1F至图1G分别示出了根据一些实施例的具有钝化层的半导体器件的等距视图和截面图。