[发明专利]SiC MOSFET封装结构优化设计方法、介质及设备

说明书

本发明涉及一种嵌入式扇出型SiC MOSFET封装结构优化设计方法、介质及设备，其中，所述方法构建SiC MOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真参数设计，基于所述仿真参数进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。与现有技术相比，本发明具有分析效率、优化准确性高等优点。

技术领域

本发明属于半导体器件可靠性优化领域，涉及电力电子器件、有限元分析以及响应曲面实验优化设计，具体涉及一种SiC MOSFET封装结构优化设计方法、介质及设备。

背景技术

与Si芯片相比，SiC芯片可以用更小的体积实现更高耐压、更低损耗，给牵引变流系统和电力传输系统的研发设计带来更多便利。此外，SiC芯片具有更低的输出电容和栅电荷。这种高开关速度、低开关损耗、高开关频率的特性，可以提高电源模块的功率密度和效率。在较高的温度下，Si IGBT的开关损耗会显著增加，而SiC MOSFET的开关损耗随温度变化不大。然而，目前SiC MOSFET在高温应用中的广泛应用受到极大的限制。其中最重要的限制因素之一是其在高温条件下的可靠性不确定，因为功率半导体的寿命与其热分布密切相关。此外，随着温度量级的升高，长时间的热循环很容易加速焊丝剥离、焊料裂纹等磨损过程。因此，需要开发新的无引线等封装技术来推动电源模块的发展。而对于无引线封装的SiC MOSFET需要有方法对其结构进行优化。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种嵌入式扇出型SiC MOSFET封装结构优化设计方法、介质及设备。

本发明的目的可以通过以下技术方案来实现：

一种嵌入式扇出型SiC MOSFET封装结构优化设计方法，该方法构建SiC MOSFET器件的三维模型，确定芯片分布的可行域，基于所述可行域利用响应曲面法进行仿真设计，基于仿真设计获得的仿真次数和仿真顺序进行有限元仿真，根据仿真结果构建芯片的分布情况与最大散热温度和最大应力之间的数学模型，从而获得散热与应力最优的芯片分布方式，实现封装结构优化设计。

进一步地，基于所述三维模型中各封装层约束确定所述芯片分布的可行域。

进一步地，所述封装层约束包括器件通孔位置、芯片大小RDL层限制和阻焊层限制。

进一步地，该封装结构封装关于可行域中心成呈中心对称的两个芯片，基于所述可行域利用响应曲面法进行仿真设计时，确定其中一个芯片的中心点坐标。

进一步地，所述仿真参数包括仿真次数和仿真顺序。

进一步地，所述有限元仿真包括散热仿真和基于JEDEC标准的温度循环仿真。

进一步地，所述基于JEDEC标准的温度循环仿真时，根据JEDEC标准，确定仿真环境温度参数和边界条件。

进一步地，该方法还包括：

对有限元仿真的结果进行响应曲面分析，分析仿真的准确度。

本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如所述嵌入式扇出型SiC MOSFET封装结构优化设计方法的步骤。

本发明还提供一种电子设备，包括：

处理器；

存储处理器可执行指令的存储器；

其中，所述处理器耦合于所述存储器，用于读取所述存储器存储的程序指令，并作为响应，执行如所述嵌入式扇出型SiC MOSFET封装结构优化设计方法中的步骤。