[发明专利]高雪崩耐量的VDMOS器件及制备方法

说明书

本发明涉及功率半导体器件技术领域，具体涉及到一种提高雪崩耐量的VDMOS及制备方法，在本发明的器件中引入了第二多晶硅栅电极替换掉了传统VDMOS结构源区下方部分的体区，并且对JEFT区域进行了与漂移区相同杂质类型的中等掺杂，在器件正向导通时，第一多晶硅栅电极与第二多晶硅栅电极能够在源区侧部的体区中形成双反型层沟道，并且在JEFT区域形成多数载流子的积累层，改善了VDMOS的正向导通特性；在器件处于雪崩击穿状态时，源区下方不再存在寄生的三极管，并且击穿位置会固定到源区侧方的欧姆接触区与漂移区的交界面，雪崩电流只能通过欧姆接触区流出源极，提高了VDMOS的雪崩耐量。

技术领域

本发明涉及功率半导体器件技术领域，具体涉及到一种高雪崩耐量的VDMOS及其制备。

背景技术

绝缘栅场效应晶体管(MOSFET)因其具有开关速度快、功耗低、栅极易驱动、驱动功率小，输入阻抗高和频率响应好等优点，被广泛的应用在各种电力系统中。在各种高电应力系统中，除了要求功率MOSFET具有更低导通损耗外，还要求其具有更高的可靠性。通常，功率MOSFET经常会面临动态过程中的失效，与静态过程中失效所不同的是，器件在动态过程失效的机率更高，失效原理也更为复杂。非箝位感性负载开关过程(Unclamped InductiveSwitching，UIS)通常被认为是功率MOSFET在系统中所能面临的最极端的电应力情况。因为在回路从导通变为关断时，存储在非箝位感性电感中的能量必须在关断瞬间全部通过功率MOSFET进行泻放，同时施加于功率MOSFET的高电压和大电流极易造成器件的失效。因此，器件的抗UIS失效能力通常是衡量功率器件可靠性的重要指标，而雪崩耐量则是衡量抗UIS能力的重要参数。

研究表明，MOSFET内部的寄生双极型晶体管(Bipolar Junction Transistor，BJT)的开启是造成器件发生UIS失效的重要原因之一。如图1所示，功率MOSFET器件内部的源区3、体区4、漂移区9组成了寄生BJT，当功率MOSFET中发生雪崩击穿时，雪崩所产生的电流会通过源区下方的体区流向源极金属，极大的雪崩电流会在源区下方的体区电阻上产生极大的压降，一旦该压降大于由源区和体区所组成的BJT发射结的导通压降，寄生BJT将开启，寄生BJT导通后流过体内的大电流将会使器件迅速升温，最终使器件烧毁。

通常，业内常采用减小体区的电阻来抑制寄生BJT的开启，但是，这种方法无法完全杜绝寄生BJT的开启，器件仍然会面临由于雪崩击穿带来的各种失效问题；同时，使用高能硼离子的注入或深扩散也会在造成阈值电压提高地限制下，只能有限制地减小基区电阻。

发明内容

本发明针对上述问题，提供了一种高雪崩耐量的VDMOS器件，其能够消除掉源区下方的寄生BJT，极大地提高器件的雪崩耐量

为实现上述发明目的，本发明技术方案如下：

一种高雪崩耐量的VDMOS器件，包括漏极结构、漂移区结构、JEFT区结构、源极结构、栅极结构；

所述漏极结构包括漏极金属层11、漏极金属层11上方的重掺杂第二类导电类型半导体漏区10，重掺杂第二类导电类型半导体漏区10的下表面与漏极金属层11直接接触；

所述漂移区结构包括第二类导电类型半导体漏区10上方的轻掺杂第二类导电类型半导体漂移区9；所述轻掺杂第二类导电类型半导体漂移区9的下表面与重掺杂第二类导电类型半导体漏区10直接接触，所述轻掺杂第二类导电类型半导体漂移区9位于源极结构、栅极结构和JEFT结构的下方且与第二多晶硅栅电极52通过栅极绝缘介质层62相隔离；

所述JEFT区结构位于轻掺杂第二类导电类型半导体漂移区9的上表面，包括位于第二栅极绝缘层62之间的中等掺杂第二类导电类型半导体JEFT区7；