[发明专利]一种可控硅器件及制造方法

说明书

本发明提供一种可控硅器件及制造方法，方法包括：提供一衬底，并于所述衬底上形成一外延层，形成阱区即掺杂区，形成注入区，沉积介质层和金属连线层；器件包括：衬底、外延层、阱区、N+注入区、P+注入区、介质层、金属连线层；有益效果是本发明所提供的可控硅器件具有较低的触发电压，较高高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。

技术领域

本发明涉及半导体保护器件技术领域，尤其涉及一种可控硅器件及制造方法。

背景技术

可控硅器件(Silicon Controlled Rectifier，SCR)在功率器件中广泛应用，由于它可以在高阻态和低阻态之间切换，因此可以被用作电源开关，同时也是一种十分有效的静电放电(Electro-Static Discharge，ESD)防护的器件，具有极好地释放静电的能力。与二极管、三极管以及场效应晶体管相比，自身的正反馈机制使得可控硅器件具有电流泄放能力强、单位面积泄放效率高、导通电阻小、鲁棒性强、防护级别高等优点，能够在半导体平面工艺上，以较小的芯片面积达成较高的静电防护等级。

触发电压是指可控硅器件开启时需要的最小电压。一般普通的可控硅器件具有较高的触发电压，其触发电压很可能大于工作电压较低的电路的所承受的电压极限。所以对于工作电压较低的电路，为了保护其在可控硅器件开启并泄放电流之前不被损坏，应该使用触发电压尽可能低的可控硅器件来保护工作电压较低的电路。现有技术中为了获得具有较低触发电压的可控硅器件，一般采用较为复杂的器件结构，例如增加RC检测电路，再配合CMOS反相器对可控硅器件进行辅助提前开启，以达到降低触发电压的目的。这种设计不仅需要更大的版图面积，还增加了很多的器件种类(例如：电阻、电容、NMOS和PMOS等)，这不仅使得可控硅器件的设计和制造难度大大增加，而且往往会由于设计缺陷或工艺缺陷导致SCR器件性能退化。

发明内容

根据现有技术中存在的上述问题，现提供一种可控硅器件及制造方法，使得本发明所提供的可控硅器件具有较低的触发电压，较高的静电泄放能力、较高的稳定性和可靠性，同时该可控硅器件面积小，无需增加多余的器件种类，降低了生产成本。

上述技术方案具体包括：

一种可控硅器件制造方法，其中包括：

步骤S1，提供一衬底，于所述衬底上形成一外延层，并于所述外延层中形成依次邻接的第一N型掺杂区，第一P型掺杂区和第二N型掺杂区；

步骤S2，于所述第一P型掺杂区中形成第二P型掺杂区和第三P型掺杂区；

步骤S3，分别于所述第一N型掺杂区中形成第一N+注入区，于所述第一P型掺杂区形成第二N+注入区、第三N+注入区、第五N+注入区、第七N+注入区、第八N+注入区，于所述第二P型掺杂区中形成第四N+注入区，于所述第三P型掺杂区中形成第六N+注入区，于所述第二N型掺杂区中形成第九N+注入区，其中所述第五N+注入区位于所述第二P型掺杂区和所述第三P型掺杂区之间，所述第二N+注入区和所述第三N+注入区位于所述第二P型掺杂区背向所述第三P型掺杂区的一侧，所述第七N+注入区和所述第八N+注入区位于所述第三P型掺杂区背向所述第二P型掺杂区的一侧；

步骤S4，分别于所述第一N型掺杂区中形成第一P+注入区，于所述第一P型掺杂区形成第二P+注入区和第三P+注入区，于所述第二N型掺杂区中形成第四P+注入区，其中，所述第二P+注入区位于所述第二N+注入区和所述第三N+注入区之间，所述第三P+注入区设置于所述第七N+注入区和所述第八N+注入区之间；

步骤S5，于所述外延层的上表面沉积一介质层，并于每个N+注入区和P+注入区上方分别形成对应的接触孔；