[发明专利]存储器元件

说明书

本发明公开了一种存储器元件，其包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层以及第一栅极。叠层结构设置于衬底上。隔离结构设置于衬底中与叠层结构的两侧。栅间介电层覆盖叠层结构与隔离结构。控制栅极覆盖栅间介电层。第一绝缘结构设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面而暴露出部分的衬底的侧表面。第一栅介电层设置于衬底的顶表面与衬底的侧表面上。第一栅极覆盖第一栅介电层。

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种存储器元件。

背景技术

存储器元件在数字电子装置中是属于必备的部件。当电子装置的处理功能大幅提升的状况下，其存储器元件的存储容量也因应要提升，且同时也要维持缩小存储器元件尺寸的趋势。基于此，为了达到上述需求，将存储单元阵列区与包括金属氧化物半导体元件的周边电路区整合在同一芯片上已成为一种趋势。

然而存储器元件在其制造过程中会历经高温退火工艺，其将使得周边电路区中的金属氧化物半导体元件出现严重的短通道效应，从而导致漏电流的产生。为解决此问题，可形成具有高阈值电压的金属氧化物半导体元件，但相对其具有较低的操作速度。此外，在一芯片上同时形成具备低阈值电压与高阈值电压的金属氧化物半导体元件需要进行繁杂的工艺，其将增加存储器元件的制造成本。

发明内容

本发明提供一种存储器元件，其在具有高操作速度的情况下可抑制漏电流的产生。

本发明的一实施例的存储器元件包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层以及第一栅极。衬底具有第一区与第二区，其中第二区邻近第一区。叠层结构位于第一区中且设置于衬底上，其中叠层结构包括隧穿介电层以及浮置栅极，且隧穿介电层位于浮置栅极与衬底之间。隔离结构位于第一区中且设置于衬底中与叠层结构的两侧。栅间介电层位于第一区中且覆盖叠层结构与隔离结构。控制栅极位于第一区中且覆盖栅间介电层。第一绝缘结构位于第二区中且设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面而暴露出衬底的部分的侧表面。第一栅介电层位于第二区中且设置于衬底的顶表面与衬底的部分的侧表面上。第一栅极位于第二区中且覆盖第一栅介电层。

本发明的另一实施例的存储器元件包括衬底、叠层结构、隔离结构、栅间介电层、控制栅极、第一绝缘结构、第一栅介电层、第一栅极、第二绝缘结构、第二栅介电层以及第二栅极。衬底具有第一区与第二区，其中第二区邻近第一区。叠层结构位于第一区中且设置于衬底上，其中叠层结构包括隧穿介电层以及浮置栅极，且隧穿介电层位于浮置栅极与衬底之间。隔离结构位于第一区中且设置于衬底中与叠层结构的两侧，其中隔离结构的顶表面低于叠层结构的顶表面。栅间介电层位于第一区中且覆盖叠层结构与隔离结构。控制栅极位于第一区中且覆盖栅间介电层。第一绝缘结构位于第二区中且设置于衬底中，其中第一绝缘结构的顶表面低于衬底的顶表面，且衬底的部分的侧表面具有位于第一绝缘结构的顶表面上方的凹陷。第一栅介电层位于第二区中且设置于衬底的顶表面与衬底的部分的侧表面上。第一栅极位于第二区中且覆盖第一栅介电层。

本发明提供一种存储器元件的制造方法，其的工艺简单，且形成的存储器元件在具有高操作速度的情况下可抑制漏电流的产生。

本发明的一实施例的存储器元件的制造方法包括以下步骤。首先，提供具有第一区与第二区的衬底，在第一区中设置有叠层结构与隔离材料层，其中隔离材料层设置于叠层结构的两侧，且在第二区中设置有第一牺牲叠层结构与第一绝缘材料层，其中第一绝缘材料层设置于第一牺牲叠层结构的两侧。接着，移除部分的隔离材料层，以形成隔离结构。之后，于衬底上依序形成第一介电层与第二介电层，其中第一介电层与第二介电层覆盖叠层结构与隔离结构。再来，移除部分的第一绝缘材料层，以形成第一绝缘结构，且使部分的衬底的侧表面经暴露出。然后，移除第一牺牲叠层结构，使部分的衬底的顶表面经暴露出。而后，于衬底的侧表面与衬底的顶表面上形成第一栅介电层。继而，于衬底上形成第三介电层，其中第三介电层覆盖第二介电层。最后，于衬底上形成控制栅极以及第一栅极，其中控制栅极覆盖第三介电层，且第一栅极覆盖第一栅介电层。