[发明专利]存储结构及其制备方法

说明书

本发明提供一种存储结构及其制备方法，通过先制备沟道结构及沟道局部接触，后自基底侧制备台阶堆叠结构，可有效解决台阶工艺所造成的第一沟道结构与第二沟道结构对准困难的问题及沟道局部接触与第二沟道结构对准困难的问题。进一步的，本发明通过制备伪狭缝结构，将公共源极自基底侧引出，无需进行公共源极局部接触与狭缝结构的电连接，从而可从根本上解决公共源极局部接触与狭缝结构对准困难的问题，降低工艺难度及成本，且由于为伪狭缝结构，因此无需进行导电层的填充，从而可减小狭缝结构占用的面积。

技术领域

本发明属于半导体设计及制造领域，涉及一种存储结构及其制备方法。

背景技术

随着技术的发展，半导体工业不断寻求新的生产方式，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，增加存储器密度的一种方式是通过使用垂直存储器阵列，且随着集成度的提高，存储器的层数已经从32层发展到64层，甚至更高的层数。

在现有的存储结构制备工艺中，主要包括以下工艺：下层台阶(LSS)-下层沟道(LCH)-上层台阶(USS)-上层沟道(UCH)-狭缝结构(GL)-下层台阶接触(LCT)-上层台阶接触(UCT)-局部接触(C1CH及C1ACS)-触点(V0)。但随着存储结构层数的持续增加，存储密度和互连密度持续增加，实现在不同的光刻阶段，制备的存储结构中的各结构之间的精确对准和覆盖(overlay)控制尤为必要，以避免由于对准和覆盖所带来的电路短路、质量隐患及产量损失。例如，由于应力因素，LSS及USS工艺会导致UCH-LCH对准困难，以及C1CH-UCH的对准困难。

因此，提供一种存储结构及其制备方法，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储结构及其制备方法，用于解决现有技术中，存储结构所存在的UCH-LCH及C1CH-UCH对准困难的问题。

为实现上述目的及其他相关目的，本发明提供一种存储结构制备方法，包括以下步骤：

提供基底；

于所述基底上形成堆叠结构，所述堆叠结构包括交替层叠的电介质层及牺牲层；

形成贯穿所述堆叠结构的沟道孔；

在所述沟道孔中形成沟道结构；

在所述堆叠结构上方形成覆盖所述堆叠结构和所述沟道结构的载体晶圆；

自所述基底刻蚀所述堆叠结构，以形成台阶堆叠结构。

可选地，在形成所述载体晶圆之前，于所述堆叠结构上形成刻蚀停止层；形成沟道局部接触，所述沟道局部接触贯穿所述刻蚀停止层，且与所述沟道结构电连接。

可选地，自所述基底刻蚀所述堆叠结构，以形成所述台阶堆叠结构的步骤包括：

减薄所述基底；

刻蚀部分所述堆叠结构及减薄后的所述基底，以形成所述台阶堆叠结构，所述台阶堆叠结构包括台阶区和非台阶区，且所述基底位于所述非台阶区。

可选地，形成所述堆叠结构包括形成第一堆叠结构和第二堆叠结构的步骤，具体包括：

于所述基底上形成第一堆叠结构，所述第一堆叠结构包括交替层叠的第一电介质层及第一牺牲层；

形成贯穿所述第一堆叠结构的第一沟道孔，并填充支撑材料；

于所述第一堆叠结构上形成第二堆叠结构，所述第二堆叠结构包括交替层叠的第二电介质层及第二牺牲层；

形成贯穿所述第二堆叠结构的第二沟道孔；

去除位于所述第一沟道孔中的所述支撑材料；