[发明专利]一种低触发电压的ESD保护结构、集成电路及设备

说明书

本发明公开了一种低触发电压的ESD保护结构、集成电路及设备，该ESD保护结构包括：依次相连排布于顶硅层的第一P阱区、第一N阱区和第二P阱区；依次排布的第一P+区、第一N+区、第二P+区、第二N+区、第三N+区、第四N+区和第五N+区；第一P+区和第一N+区位于第一P阱区中，第二P+区和第二N+区位于第一N阱区中，第三N+区位于第一N阱区和第二P阱区连接处，第四N+区和第五N+区位于第二P阱区中；第一P+区和第一N+区与阴极导通连接；第二P+区和第二N+区与阳极导通连接。本发明提供的结构，电路和设备，用以解决现有技术中集成电路的ESD防护存在的防护响应过慢的技术问题。提供了一种响应迅速的ESD保护结构。

技术领域

本公开内容涉及半导体领域，尤其涉及一种低触发电压的ESD保护结构、集成电路及设备。

背景技术

静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。静电放电造成集成电路的损坏已是众所周知的可靠度问题。集成电路工艺的不断先进，使得特征尺寸不断降低。一方面有利于提高芯片性能，降低制作成本；但另一方面也带来了可靠性问题。尤其在SOI BCD功率电路中，ESD引起的电路失效更是成为限制电路可靠性的最大因素。在这种趋势下使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。

常用的ESD保护器件有二极管、MOS管、BJT管、SCR等。一般SCR器件结构有一个缺陷就是触发电压过高。简单SCR的触发电压与N阱P阱形成的PN结的反向击穿电压相当，一般在十几伏到几十伏之间，如此高的击穿电压无法对内部电路元件形成有效的ESD保护，因为在SCR开启之前，内部元件已经被ESD脉冲电压打坏。

也就是说，现有技术中集成电路的ESD防护存在防护响应过慢的技术问题。

发明内容

本公开内容的目的至少部分在于，提供一种性能有提升和改进的ESD保护结构、集成电路及电子设备。

第一方面，本公开内容的实施例提供了如下技术方案：

一种SOI集成电路的低触发电压的ESD保护结构，包括：

依次相连排布于顶硅层的第一P阱区、第一N阱区和第二P阱区；

依次排布的第一P+区、第一N+区、第二P+区、第二N+区、第三N+区、第四N+区和第五N+区；其中，所述第一P+区和所述第一N+区位于所述第一P阱区中，所述第二P+区和所述第二N+区位于所述第一N阱区中，所述第三N+区位于所述第一N阱区和所述第二P阱区连接处，所述第四N+区和所述第五N+区位于所述第二P阱区中；

其中，所述第一P+区和所述第一N+区与阴极导通连接；所述第二P+区和所述第二N+区与阳极导通连接；

其中，位于所述第三N+区和所述第四N+区之间的所述第二P阱区上方设置有第一栅极，位于所述第四N+区和所述第五N+区之间的所述第二P阱区上方设置有第二栅极；所述第一栅极和所述第二栅极均与所述阴极导通连接；所述第五N+区与所述阳极导通连接。

可选的，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第一P阱区和所述第一N+区。

可选的，所述结构还包括：位于所述第一P阱区中的第三P+区，所述第三P+区位于第一N+区和所述第二P+区之间。

可选的，所述结构还包括：位于所述第一P阱区和所述第二N阱区连接处的第六N+区。

可选的，从所述阳极到所述阴极的正向电流泄放路径依次为所述第二P+区、所述第一N阱区、所述第六N+区、所述第一P阱区和所述第一N+区。