[发明专利]可配置的存储器内计算引擎、平台、位单元及其布局

说明书

不同实施方式包括用于提供可编程或预编程的存储器内计算运算的系统、方法、架构、机构或设备。存储器内计算架构，包括：整形缓冲区，其被配置为对接收到的数据字的序列进行整形，以形成大规模并行的按位输入信号；多个CIM通道输出信号，以由此提供多位输出字的序列；以由此提供多位输出字的序列；控制电路，其被配置为使CIM阵列使用单个位内部电路和信号来对输入信号和累加信号执行多位计算运算；以及近存储器计算路径，其被配置为提供多位输出字的序列作为计算结果。

相关申请的交叉引用

本申请要求于2018年6月18日提交的美国临时专利申请序列号62/686,296、于2018年7月24日提交的美国临时专利申请序列号62/702,629、于2018年11月2日提交的美国临时专利申请序列号62/754,805和于2018年11月7日提交的62/756,951的权益，这些申请通过引用整体并入本文。

技术领域

本发明涉及存储器内计算(in-memory computing：存内计算、内存内计算、存算一体化、计算存储一体化)和矩阵向量乘法的领域。

背景技术

电荷域存储器内计算最近作为一种鲁棒的且可扩展的进行存储器内计算的方式出现。在这里，存储器位单元内的计算运算提供将结果作为电荷，典型地使用经由电容器的电压至电荷的转换进行。因此，位单元电路涉及给定位单元中的局部(local，局域、本地)电容器的适当切换，其中该局部电容器也适当地耦合到其他位单元电容器，以产生跨耦合的位单元的汇总计算结果。存储器内计算非常适合于实现矩阵向量乘法，其中矩阵元素存储在存储器阵列中，以及向量元素以并行方式在存储器阵列上广播。

发明内容

通过提供可编程或预编程的存储器内计算运算的系统、方法、架构、机构或设备来解决现有技术中的各种不足。

一个实施方式提供了一种存储器内计算架构，包括：整形(reshape，重塑、重组)缓冲区，其被配置为对接收到的数据字的序列进行整形以形成大规模并行的按位输入信号；位单元的存储器内计算(CIM)阵列，其被配置为通过第一CIM阵列维数接收大规模并行的按位输入信号，以及通过第二CIM阵列维数接收一个或更多个累加(accumulation，累积)信号，其中，与公共累加信号相关联的多个位单元中的每一个位单元形成被配置为提供相应输出信号的相应CIM通道；模数转换器(ADC)电路，其被配置为处理多个CIM通道输出信号，以由此提供多位输出字的序列；控制电路，其被配置为使CIM阵列使用单个位内部电路和信号来对输入信号和累加信号执行多位计算运算；以及近存储器计算路径，其被配置为提供多位输出字的序列作为计算结果。

本发明的其他目的、优点和新颖特征将在下面的描述中部分地被阐述，并且将在本领域技术人员考察下面的内容后对本领域技术人员而言部分地变得明显，或者可以通过本发明的实践被了解。本发明的目的和优点可以通过在所附权利要求中特别指出的手段和组合来实现和达到。

附图说明

并入本说明书并构成本说明书一部分的附图例示了本发明的实施方式，并与上面给出的对本发明的大体描述以及下面给出的对实施方式的详细描述一起用于解释本发明的原理。

图1描绘了一种存储器内计算架构的典型结构；

图2描绘了根据一实施方式的示例性架构的高层框图；

图3描绘了适合在图2的架构中使用的示例性存储器内计算单元(CIMU)的高层框图；

图4描绘了根据一实施方式并适合在图2的架构中使用的输入激活向量整形缓冲区(IA BUFF)的高层框图；

图5描绘了根据一实施方式并适合在图2的架构中使用的CIMA读/写缓冲区的高层框图；

图6描绘了根据一实施方式并适合在图2的架构中使用的近存储器数据路径(NMD)模块的高层框图；