[实用新型]用于FPGA芯片的高速串并转换接口字同步电路

权利要求书

1.一种用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，包括采样模块(101)、串并转换模块(102)、比较模块(103)和控制模块(104)，其中，

所述采样模块(101)用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

所述串并转换模块(102)连接所述采样模块(101)和所述控制模块(104)，所述串并转换模块(102)用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块(104)产生的控制信号进行串并转换中的字同步过程；

所述比较模块(103)连接所述串并转换模块(102)，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；

所述控制模块(104)用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块(102)以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。

2.根据权利要求1所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，所述采样模块(101)包括上升沿触发器(1011)和下降沿触发器(1012)，其中，所述上升沿触发器(1011)的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块(102)，所述上升沿触发器(1011)用于对所述双沿串行数据信号进行上升沿采样；

所述下降沿触发器(1012)的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块(102)，所述下降沿触发器(1012)用于对所述双沿串行数据信号进行下降沿采样。

3.根据权利要求2所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，所述串并转换模块(102)包括依次连接的移位寄存器单元(1021)、数据选择器单元(1022)、更新寄存器单元(1023)和时钟域转换寄存器单元(1024)，其中，

所述移位寄存器单元(1021)用于对所述上升沿采样信号和所述下降沿采样信号分别进行多次移位，获得多个移位数据信号；

所述数据选择器单元(1022)连接所述控制模块(104)，用于根据来自所述控制模块(104)的选择信号对所述多个移位数据信号进行选择，获得多个选择数据信号；

所述更新寄存器单元(1023)连接所述控制模块(104)，用于根据来自所述控制模块(104)的更新信号对所述多个选择数据信号进行采样更新，获取多个更新数据信号；

所述时钟域转换寄存器单元(1024)连接所述控制模块(104)，用于根据分频时钟信号将所述多个更新数据信号作为并行数据信号传输至比较模块(103)中或输出。

4.根据权利要求1至3中任一项所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，当所述并行数据信号与所述字同步字符不一致时，所述比较模块(103)向所述控制模块(104)发送字同步控制信号，所述控制模块(104)根据所述字同步控制信号产生选择信号和更新信号，控制当前并行数据信号右移至少一位，且将下一组并行数据信号的至少一位最低位移动至所述当前并行数据信号的至少一位最高位，形成下一组并行数据信号。

5.根据权利要求4所述的用于FPGA芯片的高速串并转换接口字同步电路，其特征在于，还包括存储模块，所述存储模块连接所述比较模块(103)，用于存储预先设置的字同步字符。