[实用新型]用于FPGA芯片的高速串并转换接口字同步电路

说明书

本实用新型公开了一种用于FPGA芯片的高速串并转换接口字同步电路，包括采样模块、串并转换模块、比较模块和控制模块，其中，采样模块用于对双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；串并转换模块用于对上升沿采样信号和下降沿采样信号进行串并转换获得并行数据信号；比较模块用于比较并行数据信号与字同步字符是否一致，并产生字同步控制信号；控制模块控制串并转换模块以并行数据信号移位的方式最终输出与字同步字符一致的并行数据信号。本实用新型的电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。

技术领域

本实用新型属于FPGA技术领域，具体涉及一种用于FPGA芯片的高速串并转换接口字同步电路。

背景技术

数据通常以高数据速率在集成电路之间被串行传送。集成电路接收来自另一集成电路的串行数据信号。接收集成电路可以将串行数据信号中的串行数据转换成并行数据以允许数字逻辑以较低的速度进行操作。例如，接收集成电路可以将传入的串行数据信号转换成并行数据的连续字节或字同时，需要从较快的时钟域转换到较慢的字节时钟域。

在串行信号输入的数据处理中，接收端在接收到数据后需要做各种方式的字同步才能给后续电路使用，例如，接收端收到串行数据可能是以8bit 为一个字节的连续数据，但是接收端并不清楚哪里是每个字节的开始和结束，接收端需要把接收到的数据做串并转换，把转换后的并行数据用作后级的输入数据，如果没有做字同步工作，串并转换电路可能会将错误的字节开头送给其他电路而产生错误的输入。

实用新型内容

为了解决现有技术中存在的上述问题，本实用新型提供了一种用于 FPGA芯片的高速串并转换接口字同步电路。本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型提供了一种用于FPGA芯片的高速串并转换接口字同步电路，包括采样模块、串并转换模块、比较模块和控制模块，其中，

所述采样模块用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

所述串并转换模块连接所述采样模块和所述控制模块，所述串并转换模块用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块产生的控制信号进行串并转换中的字同步过程；

所述比较模块连接所述串并转换模块，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；

所述控制模块用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。

在本实用新型的一个实施例中，所述采样模块包括上升沿触发器和下降沿触发器，其中，所述上升沿触发器的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块，所述上升沿触发器用于对所述双沿串行数据信号进行上升沿采样；

所述下降沿触发器的第一输入端输入所述双沿串行数据信号，第二输入端输入串行时钟信号，输出端连接至所述串并转换模块，所述下降沿触发器用于对所述双沿串行数据信号进行下降沿采样。

在本实用新型的一个实施例中，所述串并转换模块包括依次连接的移位寄存器单元、数据选择器单元、更新寄存器单元和时钟域转换寄存器单元，其中，

所述移位寄存器单元用于对所述上升沿采样信号和所述下降沿采样信号分别进行多次移位，获得多个移位数据信号；

所述数据选择器单元连接所述控制模块，用于根据来自所述控制模块的选择信号对所述多个移位数据信号进行选择，获得多个选择数据信号；