[发明专利]半导体存储装置及存储器系统

说明书

本发明的实施方式提供一种能够提高性能的半导体存储装置及存储器系统。实施方式的半导体存储装置包含：存储单元，能够存储2比特以上的数据；第1电路(13)，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及控制电路(28)，控制写入动作。控制电路(28)在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在第1及第2数据锁存电路中，将第1及第2数据分别从第1及第2数据锁存电路复制到第3及第4数据锁存电路中，使用存储在第1及第2数据锁存电路中的数据，执行写入动作。

[相关申请]

本申请享有以日本专利申请2019-83092号(申请日：2019年4月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及存储器系统。

背景技术

作为半导体存储装置的一种，已知有NAND(Not AND，与非)型闪速存储器。另外，已知有具备经三维积层的多个存储单元的NAND型闪速存储器。

发明内容

实施方式提供一种能够提高性能的半导体存储装置及存储器系统。

实施方式的半导体存储装置具备：存储单元，能够存储2比特以上的数据；第1电路，包含第1锁存器群及第2锁存器群，该第1锁存器群包含第1及第2数据锁存电路，该第2锁存器群包含第3及第4数据锁存电路；及控制电路，控制写入动作。所述控制电路在从外部接收到第1及第2数据的情况下，将所述第1及第2数据分别存储在所述第1及第2数据锁存电路中，将所述第1及第2数据分别从所述第1及第2数据锁存电路复制到所述第3及第4数据锁存电路中，使用存储在所述第1及第2数据锁存电路中的数据，执行所述写入动作。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是NAND型闪速存储器的框图。

图3是图2所示的存储单元阵列的电路图。

图4是表示存储单元晶体管的阈值分布的一例的示意图。

图5是图2所示的感测组件的框图。

图6是说明读出动作的指令序列的图。

图7是说明读出动作的另一指令序列的图。

图8是说明指令的内容和数据锁存电路的关系的图。

图9是说明根据指令使用的数据锁存电路的图。

图10是说明根据指令使用的数据锁存电路的图。

图11是说明根据指令使用的数据锁存电路的图。

图12是说明根据指令使用的数据锁存电路的图。

图13是表示感测组件的另一构成例的框图。

图14是说明指令的内容和数据锁存电路的关系的图。

图15是说明根据指令使用的数据锁存电路的图。

图16是说明根据指令使用的数据锁存电路的图。

图17是说明根据指令使用的数据锁存电路的图。

图18是说明根据指令使用的数据锁存电路的图。

图19是说明根据指令使用的数据锁存电路的图。

图20是感测放大器组件SAU的一部分的电路图。

图21是说明指定数据锁存电路ADL的动作的时序图。