[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该方法包括在半导体衬底上形成栅叠层结构；形成贯穿栅叠层结构的多个沟道柱；形成未贯穿栅叠层结构的至少一个第一顶部选择栅隔离槽；形成贯穿栅叠层结构的至少一个第一栅线隔离槽，用于将存储区划分为多个子区域，多个沟道柱分别位于一个子区域内；在每个子区域内形成分别贯穿栅叠层结构的第一导电结构和第二导电结构，第一导电结构与第二导电结构经第一顶部选择栅隔离槽电连接。避免了存储区栅叠层结构变形或倾斜。并且第一导电结构和第二导电结构分别与半导体衬底接触降低了导电结构的横向电阻值。

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，阵列结构包括栅叠层结构、贯穿栅叠层结构的沟道柱以及位于栅线隔离槽中的导电结构，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电结构实现存储单元串的互连。然而，现有技术在形成3D存储器件的过程中，随着堆叠层数的增加，在形成栅线隔离槽时容易造成存储区中栅叠层结构变形或者倾斜。

期望进一步改进3D存储器件的结构及其制造方法，在追求更高存储密度的同时保证3D存储器件的稳定性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，提升了3D存储器件的稳定性。

根据本发明的一方面，提供一种3D存储器件，包括多个存储区，每个所述存储区包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱；贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；以及第一导电结构和第二导电结构，位于同一个所述子区域内且分别贯穿所述栅叠层结构，其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。

优选地，所述第一导电结构和所述第二导电结构位于所述第一栅线隔离槽内并且与所述栅叠层结构电隔离。

优选地，所述第一导电结构和所述第二导电结构分别与所述半导体衬底接触。

优选地，所述至少一个第一顶部选择栅隔离槽位于所述第一栅线隔离槽之间。

优选地，所述第一顶部选择栅隔离槽中包括用于电连接第一导电结构与所述第二导电结构的第三导电结构，所述第三导电结构与所述栅叠层结构电隔离。

优选地，还包括位于每个子区域的未贯穿所述栅叠层结构的至少一个第二顶部选择栅隔离槽，以将所述每个子区域中的沟道柱隔开。

优选地，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。

优选地，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。

优选地，所述栅极导体层的材料包括钨。