[发明专利]3D存储器件及其制造方法

权利要求书

1.一种3D存储器件，包括多个存储区，每个所述存储区包括:

半导体衬底；

栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

贯穿所述栅叠层结构的多个沟道柱；

贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；

未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；以及

第一导电结构和第二导电结构，位于同一个所述子区域内且分别贯穿所述栅叠层结构，

其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。

2.根据权利要求1所述的3D存储器件，其中，所述第一导电结构和所述第二导电结构位于所述第一栅线隔离槽内并且与所述栅叠层结构电隔离。

3.根据权利要求1所述的3D存储器件，其中，所述第一导电结构和所述第二导电结构分别与所述半导体衬底接触。

4.根据权利要求1所述的3D存储器件，其中，所述至少一个第一顶部选择栅隔离槽位于所述第一栅线隔离槽之间。

5.根据权利要求4所述的3D存储器件，其中，所述第一顶部选择栅隔离槽中包括用于电连接第一导电结构与所述第二导电结构的第三导电结构，所述第三导电结构与所述栅叠层结构电隔离。

6.根据权利要求1所述的3D存储器件，其中，还包括位于每个子区域的未贯穿所述栅叠层结构的至少一个第二顶部选择栅隔离槽，以将所述每个子区域中的沟道柱隔开。

7.根据权利要求6所述的3D存储器件，其中，所述第一顶部选择栅隔离槽沿的宽度大于所述第二顶部选择栅隔离槽的宽度。

8.根据权利要求6所述的3D存储器件，其中，所述第二顶部选择栅隔离槽将所述每个子区域中的沟道柱均匀隔开。

9.根据权利要求1所述的3D存储器件，其中，所述栅极导体层的材料包括钨。

10.根据权利要求2所述的3D存储器件，其中，所述第一导电结构、所述第二导电结构和所述第三导电结构的材料包括钨。

11.一种制造3D存储器件的方法，包括：

在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

形成贯穿所述栅叠层结构的多个沟道柱；

形成未贯穿所述栅叠层结构的至少一个第一顶部选择栅隔离槽；

形成贯穿所述栅叠层结构的至少一个第一栅线隔离槽，用于将所述存储区划分为多个子区域，所述多个沟道柱分别位于相应的一个所述子区域内；以及

在同一个所述子区域内形成分别贯穿所述栅叠层结构的第一导电结构和第二导电结构，

其中，所述第一导电结构与所述第二导电结构经所述第一顶部选择栅隔离槽电连接。

12.根据权利要求11所述的方法，其中，形成所述第一导电结构和所述第二导电结构的步骤包括：

在所述第一栅线隔离槽侧壁形成隔离物质；以及

在所述第一栅线隔离槽中形成分别与所述半导体衬底接触的所述第一导电结构和所述第二导电结构。

13.根据权利要求11所述的方法，其中，形成所述第一顶部选择栅隔离槽的步骤包括：

以第一掩膜层为掩膜刻蚀所述栅叠层结构的部分以形成未贯穿所述栅叠层结构的第二沟槽；

在所述第二沟槽侧壁填充隔离物质并保留形成所述第三导电结构的空间以形成所述第一顶部选择栅隔离槽。