[发明专利]集成晶体管器件及形成其的方法

说明书

在一些实施例中，本公开涉及一种集成晶体管器件及形成其的方法，所述集成晶体管器件包含布置在衬底上方的第一势垒层。另外，未掺杂层可以布置在第一势垒层上方且具有横向紧接p沟道器件区的n沟道器件区。未掺杂层的n沟道器件区具有最顶部表面，所述最顶部表面高于未掺杂层的p沟道器件区的最顶部表面。集成晶体管器件可更包括未掺杂层的n沟道器件区上方的第二势垒层。第一栅极电极布置在第二势垒层上方，且第二栅极电极布置在未掺杂层的p沟道器件区上方。本公开提供了防止形成寄生沟道，进而产生可靠的集成晶体管器件。

技术领域

本公开的实施例涉及集成晶体管器件及形成集成晶体管器件的方法。

背景技术

现代集成芯片包括形成于半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。集成芯片(integrated chips；IC)可取决于IC的应用而使用许多不同类型的晶体管器件。近年来，对于蜂窝式器件和射频(radio frequency，RF)器件的市场增大已引起高压晶体管器件的使用显著增加。因此，相较于硅类半导体器件，高电子迁移率晶体管(highelectron mobility transistor，HEMT)器件已由于较高电子迁移率和宽带隙而受到增加的关注。这类高电子迁移率和宽带隙允许改良的性能(例如，快速切换速度、低噪声)和高温应用。

发明内容

本公开实施例的一种集成晶体管器件，包括：第一势垒层，布置在衬底上方；未掺杂层，布置在所述第一势垒层上方，其中所述未掺杂层具有横向紧接p沟道器件区的n沟道器件区，其中所述未掺杂层的所述n沟道器件区具有最顶部表面，所述最顶部表面高于所述未掺杂层的所述p沟道器件区的最顶部表面；第二势垒层，在所述未掺杂层的所述n沟道器件区上方第一栅极电极，布置在所述第二势垒层上方；以及第二栅极电极，布置在所述未掺杂层的所述p沟道器件区上方。

本公开实施例的一种集成晶体管器件，包括：第一III/V半导体层，布置在衬底上方；未掺杂二元III/V半导体层，布置在所述第一III/V半导体层上方，其中所述未掺杂二元III/V半导体层具有在p沟道器件区横向旁侧的n沟道器件区，其中相较于所述p沟道器件区，所述n沟道器件区具有更大厚度；第二III/V半导体层，布置在所述未掺杂二元III/V半导体层的所述n沟道器件区上方；掺杂二元III/V源极区以及掺杂二元III/V漏极区，布置在所述未掺杂二元III/V半导体层的所述p沟道器件区上方；第一栅极电极，布置在所述第二III/V半导体层上方；以及第二栅极电极，布置在所述未掺杂二元III/V半导体层上方且布置在所述掺杂二元III/V源极区与所述掺杂二元III/V漏极区之间。

本公开实施例的一种形成集成晶体管器件的方法，包括：将第一势垒层沉积在衬底上方，其中所述衬底包括横向紧接p沟道器件区且连续连接到所述p沟道器件区的n沟道器件区；将未掺杂层沉积在所述第一势垒层上方；将第二势垒层沉积在所述未掺杂层上方；在所述衬底的所述p沟道器件区上执行第一刻蚀工艺来移除所述衬底的所述p沟道器件区上的所述第二势垒层且移除所述衬底的所述p沟道器件区上的所述未掺杂层的上部部分，其中所述衬底的所述p沟道器件区上的所述未掺杂层的下部部分具有上部表面，所述上部表面低于所述衬底的所述n沟道器件区上的所述未掺杂层的最上表面；在所述衬底的所述p沟道器件区上的所述未掺杂层的所述下部部分上方选择性地形成掺杂层；形成布置在所述第二势垒层上方的第一栅极电极；以及形成布置在所述未掺杂层的所述下部部分上方的第二栅极电极。

附图说明

当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各个特征的尺寸。

图1示出了集成高电子迁移率晶体管(HEMT)器件的一些实施例的截面图，所述集成高电子迁移率晶体管器件在同一衬底上具有n沟道器件和p沟道器件。

图2示出了集成HEMT器件的一些额外实施例的截面图，所述集成HEMT器件在同一衬底上具有n沟道器件和p沟道器件。