[发明专利]一种存算一体芯片的嵌入式处理器、指令集及数据处理方法

说明书

本发明公开了一种存算一体芯片的嵌入式处理器、指令集及数据处理方法。本方法为：1)嵌入式处理器通过数据输入接口直接从输入数据缓存中读取数据；2)当存算一体阵列进行人工神经网络计算时，将待处理数据送入存算一体阵列/逻辑，控制DAC将数据转换为模拟信号后进行矩阵乘加运算，然后控制ADC将运算结果转换为数字信号；3)嵌入式处理器读回运算结果并对其进行运算或者激活操作之后对中间数据进行缓存，然后判断是否为最后一层神经网络运算；4)如果不是最后一层，则循环进行步骤2)和步骤3)；如果是最后一层，则进行步骤5)；5)嵌入式处理器进行最终结果处理，判断人工神经网络识别结果，根据识别结果，确定是否将结果输出。

技术领域

本发明涉及存算一体芯片，具体涉及一种存算一体芯片的嵌入式处理器、指令集及数据处理方法。

背景技术

对于传统的冯诺依曼计算体系结构，处理器和存储器是分开的。当该计算体系结构应用于人工神经网络运算的时候，需要进行大量的数据存取和计算操作，运算功耗大、时间长、效率低，已经不能满足大多数场景的应用，特别是低功耗、低时延的边缘计算应用场景。

为了突破这种瓶颈，基于存算一体计算体系结构的芯片得到快速发展，其基本思想是直接利用存储单元进行数据的乘加计算，从而减少神经网络在进行大量乘加计算过程中的处理器和存储器之间的数据交互，在降低功耗和时延的同时大大提高性能。

对于存算一体芯片，嵌入式处理器不再参与人工神经网络中大运算量的乘加计算，而是主要负责芯片的配置、芯片内外数据交互和芯片工作流程控制等，比如存算阵列/子阵列的配置、输入数据基本处理、阵列间模拟数字转换控制、运算中间结果处理以及输出结果处理提取等。在存算一体芯片中，通用而非面向存算一体芯片特点而设计的嵌入式中央处理器(CPU)或者微控制器(MCU)控制效率较低，一些人工神经网络相关的计算(比如各种激活函数转化、卷积神经网络中的池化操作等)需要额外的电路逻辑来实现，且没有与存算一体核心计算阵列/逻辑相匹配的控制逻辑电路，不利于快速的存算一体芯片开发和集成。

发明内容

有鉴于此，本发明的目的在于提供一种存算一体芯片的嵌入式处理器、指令集及数据处理方法，以提高存算一体芯片的控制以及代码实现效率，降低整体芯片的开发集成难度，降低整体运算功耗和计算时延。

为实现上述目的，本发明有如下技术方案：

一种存算一体芯片的嵌入式处理器数据处理方法，其步骤包括：

1)嵌入式处理器将存算一体芯片的存算一体阵列/逻辑配置为多个子阵列，不同所述子阵列用于数据的矩阵乘加运算或者神经网络不同层的运算；然后通过数据输入接口直接从输入数据缓存中读取数据；

2)当存算一体阵列进行人工神经网络计算时，嵌入式处理器将待处理数据送入存算一体阵列/逻辑，控制DAC将待处理数据转换为模拟信号，然后控制存算一体的一对应子阵列进行矩阵乘加运算，然后控制ADC将运算结果转换为数字信号；

3)嵌入式处理器读回运算结果并对其进行激活、池化或者基本的运算操作之后，通过内部数据存储器对中间数据进行缓存，并判断是否为最后一层神经网络运算；

4)如果不是最后一层，则循环进行步骤2)和步骤3)；如果是最后一层，则进行步骤5)；

5)嵌入式处理器进行最终结果处理，判断人工神经网络识别结果，根据识别结果，确定是否将结果输出。

进一步的，步骤2)的实现方法为：通过控制信号使能指令ENA、控制信号去使能指令DISA、控制信号脉冲指令PUL，经输出控制信号接口给出拉高、拉低或者脉冲控制信号，配合基本操作指令通过外部控制寄存器接口配置外部控制寄存器，拉高、拉低或者脉冲控制信号和外部控制寄存器数据直接发送到算一体阵列/逻辑模块，以控制DAC、存算一体阵列以及ADC顺序进行工作。