[发明专利]一种阵列基板制备方法及阵列基板

说明书

本揭示提供一种阵列基板制备方法及阵列基板。所述阵列基板制备方法中在所述衬底基板上依次层叠制备遮光层、缓冲层、栅极绝缘层、透明导电层及第一金属层。其中通过同一道半色调光罩或灰阶色调光罩图案化所述第一金属层和所述透明导电层，形成栅极和像素电极。从而可以节省一道光罩，节约成本。

技术领域

本揭示涉及显示技术领域，尤其涉及一种阵列基板制备方法及阵列基板。

背景技术

薄膜晶体管(Thin Film Transistor，TFT)具有多种结构，传统底栅结构的薄膜晶体管，由于栅极与源漏电极之间重叠面积较大，产生了较大的寄生电容，会导致信号的延迟，且制作出来的薄膜晶体管尺寸较大，因而限制了其应用。而顶栅(Top gate)型薄膜晶体管，由于源漏电极与栅极之间没有重叠，因此具有更低的寄生电容和更好的延展性，能够降低信号传输过程中的延迟，同时采用自对准的制备方法，有利于制备短沟道器件，提高器件特性，顶栅型薄膜晶体管结构就成为目前主要的发展方向。

现有技术中，顶栅型薄膜晶体管的正常制程需要较多的光罩数，工艺流程复杂，制作成本较高。

因此，现有顶栅型阵列基板制备过程需要较多道光罩的问题需要解决。

发明内容

本揭示提供一种阵列基板制备方法及阵列基板，以缓解现有顶栅型阵列基板制备过程需要较多道光罩的技术问题。

为解决上述问题，本揭示提供的技术方案如下：

本揭示实施例提供一种阵列基板制备方法，其包括如下步骤，步骤S10：制备遮光层，包括提供一衬底基板，在所述衬底基板上沉积遮光层，并图案化。步骤S20：制备缓冲层，包括在所述遮光层及所述衬底基板上沉积缓冲层。步骤S30：制备有源层，包括在所述缓冲层上沉积有源层，并图案化。步骤S40：制备栅极绝缘层，包括在所述有源层及所述缓冲层上沉积栅极绝缘层。步骤S50：制备像素电极和栅极，包括在所述栅极绝缘层上依次沉积透明导电层和第一金属层，并经同一道光罩制得栅极和像素电极。步骤S60：制备层间绝缘层，包括在所述栅极及所述像素电极上沉积层间绝缘层，并图案化，形成多个第一过孔。步骤S70：制备第二金属层，包括在所述层间绝缘层上沉积第二金属层，并图案化，得到源极和漏极。步骤S80：制备钝化层和像素定义层，包括在所述第二金属层上依次沉积钝化层和像素定义层，并图案化，形成多个第二过孔。

在本揭示实施例提供的阵列基板制备方法中，在所述步骤S50中，制得栅极和像素电极包括如下步骤，步骤S51：制备光阻层，包括在所述第一金属层上覆盖光阻层。步骤S52：图案化光阻层，包括通过所述光罩对所述光阻层图案化，去除待形成栅极和像素电极以外区域的光阻，得到位于待形成栅极区域的第一光阻段及位于待形成像素电极区域的第二光阻段，且所述第一光阻段的厚度大于所述第二光阻段的厚度。步骤S53：蚀刻第一金属层和透明导电层，包括以所述第一光阻段和所述第二光阻段为遮挡，对所述第一金属层和所述透明导电层进行蚀刻，去除待形成栅极和像素电极以外区域的第一金属层和透明导电层。步骤S54：制得像素电极，包括去除所述第二光阻段同时减薄所述第一光阻段，去除待形成像素电极区域上的第一金属层，得到像素电极以及和所述像素电极同层的透明导电部。步骤S55：栅极制得步骤，包括去除所述减薄的第一光阻段，得到栅极。

在本揭示实施例提供的阵列基板制备方法中，在步骤S52中，所述光罩为半色调光罩或灰阶色调光罩。

在本揭示实施例提供的阵列基板制备方法中，在步骤S54中，在去除待形成像素电极区域上的第一金属层的同时，蚀刻所述减薄的第一光阻段下面的第一金属层，使所述减薄的第一光阻段下面的第一金属层宽度减小，形成第一金属部。

在本揭示实施例提供的阵列基板制备方法中，在步骤S54制得像素电极后，对所述栅极绝缘层进行蚀刻，裸露出没被所述透明导电部和所述第一金属部遮挡的所述有源层。