[发明专利]包括低热预算栅极堆叠体的pMOS晶体管

说明书

p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属。有利的是，pMOS晶体管包括低的负偏压温度不稳定性(NBTI)和高的可靠性，而无需使用可靠性退火，这使得pMOS晶体管适用于用作后道工序(BEOL)器件。

相关申请的交叉引用

本申请要求2018年11月30日提交的欧洲申请号EP 18209442.5的外国优先权，其全部内容通过引用纳入本文。

背景技术

技术领域

本公开的技术大致涉及金属氧化物场效应晶体管，更具体地说，涉及负偏压温度不稳定性足够小的低热预算栅极堆叠体设计，用于在超薄有效氧化物厚度下器件可靠运行。

相关技术说明

金属氧化物半导体场效应(MOSFET)晶体管有许多不同的架构。栅极第一集成物最初包括高k材料和金属栅极的沉积，以形成栅极堆叠体。该集成物还包括在形成高k材料和金属栅极后沉积源极和漏极。在该过程中，包括高k材料和金属栅极的栅极堆叠体经受源极/漏极(S/D)激活退火。该源极/漏极(S/D)激活退火可以在约1100℃下进行，并且对于金属功函数(即，阈值电压(V_阈(V_th))控制)可能是有害的。

某些发明方面的概述

本公开实施方式的一个目的是提供可靠的pMOS栅极堆叠体以及用于生产其的方法。本公开实施方式的另一个目的是提供可靠的CMOS器件以及用于生产其的方法。

通过根据本公开的方法和器件实现上述目的。如本文所述，栅极堆叠体是指包括形成于通道上方(叠置式)的栅极电介质和形成于栅极电介质上方(叠置式)的用于影响通道的栅电极。

在第一方面中，本公开的实施方式涉及包括栅极堆叠体的p通道金属氧化物半导体晶体管。栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属(work function metal)。

直接接触包括直接物理接触，所以在第一偶极形成封盖层和介电层之间不存在其他层。

有利的是，通过在介电中间层和高k介电层之间引入第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，来改进可靠性。由于介电中间层厚度小于1nm，这改进了可靠性，因此，与(较薄)介电中间层中的陷阱相比，(较厚)高k介电层中的陷阱影响了器件可靠性。高k介电层的厚度可以是例如大于1nm，或者甚至大于1.5nm，或者甚至高达3nm，例如2nm。

进一步有利的是，能够以较低的热预算工艺流程实现了p通道金属氧化物半导体(pMOS)晶体管的负BTI(NBTI)可靠性，而无需与某些CMOS集成(例如，晶体管层(tier)的顺续三维(3D)堆叠)不兼容的高温“可靠性退火”。该改进可以归因于界面偶极子(interfacedipole)的形成，该偶极子位移了高k陷阱相对于硅(Si)价带的能级。

在一些实施方式中，偶极形成封盖层(DIP)的厚度小于1nm。大于该厚度时，虽然厚度继续增加，但偶极效应可能不会增加。