[发明专利]包括低热预算栅极堆叠体的pMOS晶体管

权利要求书

1.一种包括p通道金属氧化物半导体(pMOS)晶体管的半导体器件，所述p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：

基材上形成的厚度小于1nm的硅氧化物介电中间层；

介电常数高于硅氧化物介电中间层的高k介电层；

第一偶极形成封盖层，其在硅氧化物介电中间层和高k介电层之间并且与硅氧化物介电中间层直接接触，其中，相对于基材的价带并且和与所述栅极堆叠体相同但不含第一偶极形成封盖层的栅极堆叠体中的高k带隙相比，所述第一偶极形成封盖层使高k电介质层的高k带隙向下偏移，并且第一偶极形成封盖层的厚度小于2nm；

在高k介电层上方的至少一种功函数金属。

2.如权利要求1所述的半导体器件，其中，所述基材包括硅基材、SiGe基材、Ge基材、或III-V化合物基材。

3.如权利要求2所述的半导体器件，其中，所述介电层包括SiO₂层或SiON层。

4.如权利要求1所述的半导体器件，其中，所述第一偶极形成封盖层包括Al₂O₃层。

5.如权利要求1所述的半导体器件，其中，其中，所述高k介电层包括HfO₂层。

6.如权利要求1所述的半导体器件，所述器件包括互补金属氧化物半导体(CMOS)器件，该互补金属氧化物半导体包括权利要求1的pMOS晶体管和n通道金属氧化物半导体(nMOS)晶体管。

7.如权利要求6所述的半导体器件，所述nMOS晶体管包括在基材的活性区域上的nMOS晶体管栅极堆叠体，其中，nMOS晶体管的nMOS晶体管栅极堆叠体包括在界面介电层和包括第二高k带隙的第二高k介电层之间的第二偶极形成封盖层，其中，相对于基材的导带并且和与所述nMOS晶体栅极堆叠体相同但不含第二偶极形成封盖层的nMOS晶体栅极堆叠体中的第二高k带隙相比，第二偶极形成封盖层使nMOS晶体管的第二高k带隙向上偏移。

8.如权利要求7所述的半导体器件，其中，所述第二偶极形成封盖层包括过渡金属氧化物层或过渡金属硅酸盐层。

9.如权利要求8所述的半导体器件，其中，nMOS晶体管的第二偶极形成封盖层包含La_xSi_yO_z，其中x和z大于0，y大于或等于0，nMOS晶体管的界面介电层是SiO₂，并且nMOS晶体管的高k介电层是HfO₂，并且

pMOS晶体管的硅氧化物介电中间层包含SiO₂，pMOS晶体管的高k介电层包含HfO₂，并且pMOS晶体管的第一偶极形成封盖层包含Al₂O₃。

10.如权利要求1所述的半导体器件，所述器件还包括晶体管的三维堆叠体，所述晶体管的三维堆叠体包括在第一层中的权利要求1所述的pMOS晶体管，第一层在基本垂直于基材主表面的方向上垂直堆叠在第二层中的一个或多个晶体管上。

11.如权利要求10所述的半导体器件，其中，pMOS晶体管的栅极堆叠体还包括在硅氧化物介电中间层下的半导体层，并且晶体管的三维堆叠体还包括：

在第二层中一个或多个晶体管和pMOS晶体管之间的第一介电层；

使第二层中的一个或多个晶体管与pMOS晶体管电连接的金属互联部，其中，所述金属互联部位于第二层中的一个或多个晶体管和第一介电层之间；以及

在第二层中一个或多个晶体管和金属互联部之间的第二介电层；

其中，晶体管的三维堆叠体的垂直截面从底部到顶部还包括：第二介电层、金属互连部、第一介电层、半导体层、硅氧化物介电中间层、第一偶极形成封盖层、高k介电层和至少一种功函数金属。