[发明专利]一种基于乘加器单元的现场可编程神经网络阵列

说明书

本发明公开了一种基于乘加器单元的现场可编程神经网络阵列。该现场可编程神经网络阵列包括多个相互连接的乘加簇，所述乘加簇包括：开关矩阵；多个乘加单元，所述乘加单元用于乘法或者加法运算，输入数据经所述开关矩阵选择后，进入所述乘加单元进行乘法和/或加法运算后输出运算结果并反馈至所述开关矩阵。上述的基于现场可编程神经网络阵列包含有大量的乘加簇，乘加簇中包含有多个乘加单元和开关矩阵，使得乘加单元可以作为神经网络阵列的基本逻辑单元代替FPGA中传统的基于LUT的逻辑单元，加速神经网络中乘法和加法运算效率，能够提高神经网络加速器的性能，不仅在面积上存在优化，还减少了关键路径的延时，可以以更快的频率进行神经网络加速的运算。

技术领域

本发明属于神经网络芯片技术领域，具体涉及一种基于乘加器单元的现场可编程神经网络阵列。

背景技术

FPGA(Field Programmable Gate Array)，全称现场可编程逻辑门阵列。其中包含了可编程的逻辑功能块CLB，可编程的输入/输出模块IOB，可编程内部连线的连接块CB与开关块SB，如图1所示。该结构的FPGA可以通过可编程改变逻辑块的功能与相互之间的连线，以达到可配置的硬件实现电路。

神经网络运算过程中常见的操作有卷积、全连接、池化、激活等，其中运算时间最长，运算量最大的基本运算是乘加运算。现有的基于FPGA的神经网络加速器，都是通过写RTL代码，综合编译到FPGA上实现。

神经网络需要部署在在嵌入式系统中，会考虑采用FPGA加速的形式，因为其可配置，变更成本低。但是由于底层基本逻辑为LUT，而在神经网络运算过程中，需要循环上百万次的乘加运算，如果使用LUT作为基本逻辑单元，则出现消耗巨大的LUT资源面积，并且会导致多个逻辑单元串行，关键路径很长，时钟频率变低，运算速度变慢，同时也功耗大。尽管使用了FPGA里面的DSP资源来进行乘加运算，但是DSP数量有限，并行度存在巨大的瓶颈限制，而且内部结构复杂，比起专用的乘加器面积大，功耗大。

发明内容

本发明的目的是提供一种基于乘加器单元的现场可编程神经网络阵列，旨在解决神经网络在现场可编程阵列中占有芯片资源过大的问题。

为此，本发明提供了一种基于乘加器单元的现场可编程神经网络阵列，包括多个相互连接的乘加簇，所述乘加簇包括：

开关矩阵；

多个乘加单元，输入端连接于所述开关矩阵并且输出端反馈至所述开关矩阵，所述乘加单元用于乘法或者加法运算，输入数据经所述开关矩阵选择后，进入所述乘加单元进行乘法和/或加法运算后输出运算结果并反馈至所述开关矩阵。

优选地，所述乘加单元还包括乘法器、加法器和寄存器，所述乘法器和加法器用于进行乘法或者加法运算，并通过所述寄存器输出计算数据。

优选地，所述乘加单元包括：

乘法器，输入端连接所述乘加单元的输入端以进行乘法运算；

加法器，输入端连接所述乘加单元的输入端和所述乘法器的输出端，用于输出乘法和加法运算后的计算结果；

第一输出件，输入端与所述加法器的输出端连接，用于输出所述加法器的计算结果。

优选地，所述第一输出件包括：

组件输入接口，用于输入结算结果；

组件输出接口，用于输出计算结果；

寄存器，输入端连接所述组件输入接口；

查找表，输入端连接所述寄存器的输出端和所述组件输入接口，输出端连接所述组件输出接口，用于根据所述寄存器的输出信号经所述组件输出接口输出所述组件输入接口输入的计算结果。

优选地，所述乘加单元包括：