[发明专利]屏蔽栅沟槽型晶体管及其制造方法

说明书

本发明提供一种屏蔽栅沟槽型晶体管及其制造方法，包括：提供衬底，在所述衬底上形成沟槽，并在所述沟槽的底部和侧壁形成第一介质层；在所述沟槽内形成屏蔽栅；在所述屏蔽栅上形成牺牲层，所述牺牲层至少覆盖部分所述第一介质层的侧壁；刻蚀所述第一介质层至沟槽侧壁的预定高度位置；去除所述牺牲层；在所述屏蔽栅上和所沟槽侧壁上形成第二介质层；在所述沟槽内上形成栅极。本发明通过在刻蚀第一介质层之前，在屏蔽栅上形成牺牲层，使刻蚀后的第一介质层表面平整，避免屏蔽珊和栅极之间的第二介质层太薄而导致器件漏电，提高了器件的稳定性。

技术领域

本发明涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型晶体管及其制造方法。

背景技术

在耐压为20V～200V的中低压器件领域内，屏蔽栅沟槽型(Shield Gate Trench，SGT)晶体管因为其低比导通电阻和低栅漏耦合电容，得到了广泛的应用。SGT晶体管的栅极结构包括形成于沟槽中的屏蔽栅和栅极，屏蔽栅通常也称为源多晶硅(Source Ploy)，根据屏蔽栅和栅极在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽栅位于沟槽的底部，栅极位于沟槽的顶部，栅极和屏蔽栅之间呈上下结构关系。左右结构中，屏蔽栅通常会从沟槽的底部延伸到沟槽的顶部，栅极则设置在沟槽顶部区域的屏蔽栅左右两侧，同一沟槽中的栅极会分裂为左右两个结构。

如图1A至图1E所示，现有上下结构的屏蔽栅沟槽型(SGT)晶体管的制造方法大致包含以下的工艺步骤：

S1：在硅衬底10上形成沟槽11，如图1A所示；

S2：在沟槽11内壁和底部形成氧化层12′，如图1B所示；

S3：形成屏蔽栅13，如图1C所示；

S4：刻蚀氧化层12′，形成屏蔽栅氧化层12，如图1D所示；

S5：形成多晶硅层间氧化层(Inter Poly Oxide，IPO)14和形成栅氧化层(GateOxide)15，如图1E所示；

S6：形成栅极16，如图1E所示。

上述工艺方法的缺陷在于：进行湿法刻蚀之后形成的屏蔽栅氧化层12的表面不平，由于多晶硅层间氧化层14和栅氧化层15同步形成，导致后续形成栅极16靠近屏蔽栅13处(图1E中圆圈部位)形成尖角，栅氧化层15在该尖角处的厚度较薄，即栅氧化层15的厚度存在弱点(weak point)，降低器件阈值电压的调节能力，并会导致栅极16与屏蔽栅13之间更高的漏电，导致器件可靠性存在问题。

发明内容

为解决上述问题，本发明提供一种屏蔽栅沟槽型晶体管及其制造方法，避免栅极形成尖角而导致器件漏电，提高器件的稳定性。

本发明提供一种屏蔽栅沟槽型晶体管，包括：

提供衬底，在所述衬底上形成沟槽，并在所述沟槽的底部和侧壁形成第一介质层；

在所述沟槽内形成屏蔽栅，并且所述屏蔽栅的上表面低于所述第一介质层的上表面；

在所述屏蔽栅上形成牺牲层，所述牺牲层至少覆盖部分所述第一介质层的侧壁；

刻蚀所述第一介质层至沟槽侧壁的预定高度位置；

去除所述牺牲层；

在所述屏蔽栅上和所沟槽侧壁上形成第二介质层；

在所述沟槽内上形成栅极。

可选的，所述牺牲层为氮化硅层，所述氮化硅层的应力小于或等于200MPa。

可选的，所述牺牲层采用减压CVD形成。

可选的，所述预定高度位置低于所述牺牲层的上表面。