[发明专利]一种整合箝制电压箝位电路的碳化硅半导体组件

说明书

本公开涉及一种整合箝制电压箝位电路的碳化硅半导体组件。本发明提供一种整合金属氧化物半导体场效晶体管(MOSFET)以及双向电压箝的碳化硅半导体组件，通过上述的简单结构以达到保护组件目的，有效避免栅极与源极间的正向过电压及负向过电压可能造成的组件损坏情况发生。

技术领域

本发明涉及一种半导体功率组件，尤指一种碳化硅半导体组件。

背景技术

碳化硅因为具有宽能隙的缘故，在相同的漏极耐压(VDS,drain to sourcevoltage)规格下，碳化硅金属氧化物半导体场效晶体管(下文中以SiC MOSFET称之)的特征导通电阻(ron,sp＝导通电阻*主动区面积)会远小于硅金属氧化物半导体场效晶体管(下文中以Si MOSFET称之)。当比较Si MOSFET与SiC MOSFET的ID-VGS转移特性可以发现：SiMOSFET的漏极电流(I_D)随着栅极电压(Vgs)上升很快就达到饱和(图1)，但在SiC MOSFET中的漏极电流(I_D)仍随着栅极电压(Vgs)上升而持续上升(图2)。

因此，SiC MOSFET一般被操作在相对较高的栅极电压以换取更低的导通电阻和更高的漏极电流，也由于上述特性，如图3所示，SiC MOSFET的建议操作电压(Vgsop,请参考图3的V1曲线)和栅极氧化层的崩溃电压(breakdown voltage,BVgs,请参考图3的V2曲线)之间的余裕(margin)，M1，相对于Si MOSFET的建议操作的栅极电压(Vgs op,请参考图3的V3曲线)和栅极氧化层的崩溃电压(breakdown voltage,BVgs,请参考图3的V4曲线)之间的余裕M2较小。

在一具体实例中，Si MOSFET的建议操作电压通常在10V至12V，栅极氧化层的崩溃电压在60V以上。而SiC MOSFET的建议操作的栅极电压通常在15V至20V，栅极氧化层的崩溃电压则只有35V至50V。

但是SiC MOSFET由于输出电容小、切换速度快，使得SiC MOSFET的栅极电压在切换过程中容易因为电路中的杂散电容与电感及很高的di/dt、dv/dt而发生振铃(rining)现象，当发生振铃时的栅极过电压(overvoltage)超过栅极氧化层的崩溃电压时，可能导致SiC MOSFET的栅极氧化层产生损坏；除此之外，SiC MOSFET也会因为特征导通电阻低、输入电容小，对于发生在栅极与源极间的静电放电(electrostatic discharge,ESD)的耐受能力也随之下降。

在Si MOSFET中，通常藉由在栅极与源极间并联单向或双向齐纳二极管，来保护栅极免于因过电压而损害同时增强栅极对静电放电的耐受能力。举例来说，在先前技术美国专利公告号US 6,172,383 B1及US 6,413,822 B2中，藉由外加或整合多晶硅齐纳二极管的方式来保护栅极及增强其静电放电的耐受能力。但外加齐纳二极管有增加封装复杂度、占用空间、反应速度及引入额外杂散电感等问题，整合多晶硅齐纳二极管则有多晶硅齐纳二极管在高温下崩溃电压变小、漏电流增加等不稳定的问题产生，对于可能应用在高温下的SiC MOSFET并不适合。且无论外加或整合多晶硅齐纳二极管，其漏电流都约在μA等级，远大于MOSFET本身约在nA等级的栅极漏电流，因而增加栅极驱动电路的负担及损耗。

因此，比如美国专利公告号US 9,627,383 B2藉由整合额外的侧向MOSFET来保护栅极，但有结构较复杂且只能针对闸/源极间的负向过电压(negative overvoltage)进行保护的问题。

有鉴于此，相关领域的碳化硅半导体组件在目前仍有待改良之处。

发明内容

本发明的目的，在于解决现有碳化硅半导体组件因为特征导通电阻低、输入电容小，降低其中的栅极在切换过程中容易因为产生栅极过电压而发生损坏的风险。