[发明专利]写入与读取目标存储器单元的方法及其集成电路

说明书

本发明公开了一种写入与读取目标存储器单元的方法及其集成电路，用以适应在读取窗口或写入窗口中的变化，该变化是由处于每一逻辑状态中并与目标单元共享存取线的半选定单元的数目变化引起的。大致来说，在读取操作或写入操作的一个区段中的存取线上侦测漏电流，并调整在该操作的第二区段中侦测或产生的读取电流或写入电流以补偿经侦测的漏电流。若目标单元的字线地址尚未改变且经追踪的漏电流参考值尚未因其他原因而变为无效，则在后续读取操作或写入操作中可省略第一区段。

技术领域

本发明是关于一种交叉存储器阵列(crossbar memory array)，且特别具体来说是有关于一种用以改良存取可靠性的阵列，写入与读取目标存储器单元的方法及其集成电路。

背景技术

图1A示出传统交叉存储器阵列的4×4单元部分的平面图。其包含两个金属层。在一个金属层中，形成数个平行的主要存取线(例如字线)114，且在下一个金属层中，形成与主要存取线交叉的数个次要存取线(例如位线)112。在每一个交叉点处，位线及字线与电阻性元件融合以形成存储器单元(mermoy cell)。每一单元占据面积4F²，其中F为特征尺寸(feature size)。图1B为图1A的交叉存储器阵列部分的示意图。其可看出，形成每一单元(cell，如图1B所示)的电阻性元件为两端元件，其中一端连接至存储器单元的字线114，且另一端连接至存储器单元的位线112。

虽然交叉阵列能够实现高面积效率，但其具有漏电流Ioff潜泄电流路径问题。图2为添加有标记的图1B的示意图。位线112已经编号为BL0至BL3，且字线114已经编号为WL0至WL3。亦指示用于一个特定选定单元118(如图2中的Sel)的读取操作的偏压电压。具体来说，将施加于选定单元118的位线(图2中的BL2)以用于读取操作的偏压电压设置为电压VBL，而将施加于另一位线(图2中的BL0、BL1以及BL3)中的每一者以用于读取操作的偏压电压设置为电压VUBL。类似地，将施加于选定单元118的字线(图2中的WL1)以用于读取操作的偏压电压设置为电压VWL，而将施加于另一字线(图2中的WL0、WL2以及WL3)中的每一者以用于读取操作的偏压电压设置为电压VUWL。

在一个传统配置中，VBLVUWL＝VUBLVWL。因此，在完全选定单元(fullyselected cell)(诸如118)上的电压为VBL-VWL，其提供流经单元的电阻性元件的电流，然而在完全未选定单元(fully unselected cell)(诸如120)上的电压为VUBL-VUWL，该电压为零。本文中有时将在完全选定单元上的电压称作读取选择电压差(read selectionvoltage difference)，然而本文中有时将在完全未选定单元上的(标称地为零)电压称作读取非选择电压差(read non-selection voltage difference)。然而，阵列亦包含半选定单元122(half selected cells 122，如图中的Half)，其为与选定单元118共享字线(图2中的WL1)但不共享位线(图2中的BL2)的单元。在半选定单元122上的电压为VUBL-VWL，该电压并非为零。本文中有时将在半选定单元上的电压称作读取半选择电压差(read half-selection voltage difference)。因此，由于单元118内的电阻性元件的逻辑状态，由选择选定单元118产生的读取电流IRD并非唯一的；电流亦自穿过半选定单元122的电流路径流动至输出字线WL1上。在图2的实例中，由使阵列偏置至读取单元118而产生的读取电流通过下式给定：

IRD₁₂＝Icell₁₂+Ioff₁₀+Ioff₁₁+Ioff₁₃，

其中IRD_mn是用以在字线m(图2中的WL1)及位线n(图2中的BL2)处选择单元的读取电流，且Ioff_mn是在字线m(图2中的WL1)及位线n(图2中的BL0、BL1以及BL3)处的半选定单元的电流贡献。Ioff_mn的贡献为漏电流。