[发明专利]一种MLC闪存芯片LDPC码快速迭代的方法

说明书

为了解决现有技术中ECC方案不足以确保片上数据可靠性的问题，本发明提供一种MLC闪存芯片LDPC码快速迭代的方法，包括以下步骤：获得LLR错误概率：根据LLR错误概率得出迭代次数因子：得出迭代次数带入算法。本发明除了高页的混叠区E2，低页混叠区E1，E3，其他部分都要降低迭代次数，而且要随着信道的变化而进行调整，这些标志位对应的错误概率都是不同的，而且会随着信道的变化而变化，利用错误概率对不同错误概率及不同信道噪声下的变量节点进行迭代次数的调整，通过添加一个指数函数得到所需的迭代次数。本发明能有效的大幅度降低译码时的复杂度并只有少量的计算复杂度并没有其他的实值比较复杂度，同时不影响译码性能。

技术领域

本发明涉及MLC闪存芯片纠错领域，特别涉及一种MLC闪存芯片LDPC码快速迭代的方法。

背景技术

最先进的NAND闪存芯片经过了显著的信道噪声的损害，因此引发了一些数据可靠性的问题，为了克服这些问题，低密度叫偶校验(LDPC)码正成为闪存控制器中的主流纠错码。因此，长置信传播(BP)译码延迟开始恶化系统性能。 Aslam提出了一种低复杂度量化感知置信传播(QA-BP)译码方案，通过对数似然比的不同错误率，在非均匀量化的信道里，仅更新较高错误概率LLR值对应的较不可靠的变量节点。在此基础上，本发明根据对数似然比的不同错误概率计算出对应的迭代次数。既不需要额外的运行操作也不需要实值比较。可大幅度的降低译码复杂度，并且性能没有降低。

随着NAND闪存在数字电子产品和高性能企业数据应用中的使用越来越多，它已成为最主要的数据存储介质，因为它具有成本低，存储容量大，功耗低，速度快等突出特点。读响应时间。然而，由于连续节点缩放以及用于满足不断增长的存储大小需求的多级单元(MLC)技术，在过去几年中出现了几种信道噪声和干扰效应因此降低了闪存数据的可靠性。直接的结果是，现代闪存芯片的使用寿命在磨损(编程和擦除(PE)操作次数)和保留时间(数据存储的持续时间)方面受到严格限制。闪存可以处理的有限数量的PE周期也称为存储器耐久性。这些可靠性问题对实际应用中闪存使用的进一步扩散造成重大阻碍。现代闪存控制器广泛采用纠错码(ECC)来提高数据可靠性。然而，随着存储容量需求趋于不断增加，传统的ECC方案(例如具有硬判决解码的 Bose-Chaudhuri Hocquenghem(BCH)代码)被证明不足以确保片上数据可靠性。特别是低密度奇偶校验(LDPC)码因其久经考验的优异的纠错能力而备受关注。

消息传递也可以执行同时使用泛洪计划并行更新所有变量/校验节点，或顺序(串行)通过一次更新节点。但是，串行BP调度已显示收敛(产生译码结果) 与并行调度相比更快。对于SBP译码码，在强制收敛(forced-convergence)有描述到所需的消息传播次数通过选择性地更新部分集合可以减少收敛。在FC译码，在每次迭代时，每个都是可靠的将变量节点与预确定阈值进行比较并且仅选择不太可靠的变量节点用于进一步更新。或者，基于(lazy-schedule)强制译码的算法也被考虑过，但是，LS译码需要额外的运行时间计算收敛概率的操作。此外，FC和LS方案之后进行实值比较每次解码迭代本身都会增加更多的复杂度的计算量。

发明内容

为了解决现有技术中ECC方案不足以确保片上数据可靠性的问题，本发明提供一种MLC闪存芯片LDPC码快速迭代的方法。

本发明为了解决上述技术问题所采用的技术方案是：一种MLC闪存芯片 LDPC码快速迭代的方法，其特征在于，包括以下步骤：

S1.获得LLR错误概率：设定闪存一页总共有N个闪存单元，共有四个状态，通过6个量化电压{R₁,R₂,R₃,R₄,R₅,R₆,}将四个状态的阈值电压分布划分在七个电压区间内，排除高页的ε₂和低页的ε₁，ε₃这三个比特混叠区，计算其他电压区间的电压分布错误概率。(以下应是非混叠区高页与低页的电压分布错误概率，混叠区不进行计算)：