[发明专利]电子封装件的制法

说明书

本发明涉及一种电子封装件的制法，提供一整版面基板，该整版面基板包含多个电子元件与位于各该电子元件之间的间隔部；形成线路层于该电子元件上；形成未贯穿该整版面基板的沟道于该间隔部上；以及形成封装层于该沟道中与该电子元件上，以经由该封装层提升电子封装件的结构强度。

技术领域

本发明关于一种半导体制程，特别是关于一种电子封装件的制法。

背景技术

随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装型态。为满足半导体装置的高集成度(Integration)、微型化(Miniaturization)以及高电路效能等需求，所以发展出现行晶圆级芯片尺寸封装(wafer level chip scale package，简称WLCSP)的封装技术。

图1A至图1D为现有WLCSP的封装件1的制法的剖面示意图。

如图1A所示，将一晶圆切割成多个相分离的半导体元件12，再置放所述半导体元件12于一承载板10的粘着层11上，之后检测各该半导体元件12。所述半导体元件12具有相对的作用面12a与非作用面12b、及邻接该作用面12a与非作用面12b的侧面12c，该作用面12a上具有多个电极垫120，且各该作用面12a粘着于该粘着层11上。

如图1B所示，形成一封装层13于该粘着层11上，以包覆该半导体元件12。

如图1C所示，移除该承载板10及粘着层11，以外露该半导体元件12的作用面12a。

如图1D所示，进行线路重布层(Redistribution layer，简称RDL)制程，形成一线路重布结构14于该封装层13与该半导体元件12的作用面12a上，且令该线路重布结构14电性连接该半导体元件12的电极垫120。

接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊锡凸块的导电元件16。

之后，沿如图1D所示的切割路径S进行切单制程。

然而，现有封装件1的制法中，是经由加压加热方式形成该封装层13，故于加压加热动作时，加热后的粘着层11会产生流动性，因而推挤该半导体元件12，使该半导体元件12大幅位移，因而超出所能容忍的范围，进而使该线路重布结构14的导电盲孔140无法有效电性连接该电极垫120，如图1D’所示，造成后续制程发生异常，导致产品良率下降。

此外，现有封装件1于切单制程后，该半导体元件12的作用面12a的结构强度较低，因而容易于制程时产生裂损(Crack)，导致所述导电元件16容易发生脱落的问题，以于取放该封装件1至适合位置以进行表面贴焊技术(Surface Mount Technology，简称SMT)时，易使产品的良率不佳。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺陷，本发明提供一种电子封装件的制法，其包括：提供一整版面基板，该整版面基板包含多个电子元件与间隔部，该间隔部位于各该电子元件之间，且该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫；形成线路层于该电子元件的作用面上，且该线路层电性连接该多个电极垫；于对应该电子元件的作用面的一侧，形成沟道于该间隔部上，且该沟道未贯穿该整版面基板；以及形成封装层于该沟道中与该电子元件的作用面上，且该封装层未完全覆盖该线路层。

前述的制法中，形成该封装层的材料为绝缘材料。

前述的制法中，该封装层未形成于该电子元件的非作用面上。

前述的制法中，该封装层的表面为齐平该非作用面。