[发明专利]一种主动配置的存储器读取装置、存储器及电子设备

说明书

本发明涉及一种主动配置的存储器读取装置、存储器及电子设备，属于集成电路技术领域，解决工艺浮动对读取时序的影响问题；存储器读取装置包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列的数据读取进行时序控制。本发明通过对读取时序进行主动配置，以减小工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，同时也减小了存储器的读取功耗。

技术领域

本发明涉及集成电路技术领域，尤其是一种主动配置的存储器读取装置、存储器及电子设备。

背景技术

随着集成电路工艺尺寸的不断缩小，工艺浮动对存储器的读取速度和功耗等方面影响也越来越大。传统的存储器读取存储单元的数据时，需外部输入使能信号经反相器链后传输至灵敏放大器的使能端。但是受到集成电路工艺浮动的影响，反相器链的延时会发生偏差，极大可能会使得存储器存储单元读取时序发生改变。

发明内容

鉴于上述的分析，本发明旨在提供一种主动配置的存储器读取装置、存储器及电子设备，通过对读取时序进行主动配置，解决工艺浮动对读取时序的影响问题。

本发明的目的主要是通过以下技术方案实现的：

本发明公开了一种存储器读取装置，包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列的数据读取进行时序控制。

进一步地，所述主动配置的存储器读取时序发生装置包括多时序产生模块和时序输出模块；

所述多时序产生模块与所述存储器的读取预充控制线和字线连接；在读取预充控制信号PCHb和字线选通信号DWL的控制下，产生n+1个延时不同的位线信号Br₀-Br_n；

所述多时序产生模块与主动配置控制线连接，接入读取时序主动配置信号SEL₀-SEL_n，在所述读取时序主动配置信号SEL₀-SEL_n的配置下，从所述n+1个时延不同的位线放电信号Br₀-Br_n中选通多个位线放电信号输出到所述时序输出模块；

所述时序输出模块，用于对所述输入的多个位线放电信号进行放电电流平均读取、灵敏放大和延时后，输出读取时序信号SAE到所述存储阵列的读取灵敏放大器SA的使能端，控制所述存储阵列读取数据的时序。

进一步地，所述读取时序信号SAE的延时逼近所述存储阵列的读取时间。

进一步地，所述多时序产生模块包括结构相同的n+1组单列时序产生结构；

每组所述单列时序产生结构接入PCHb、字线选通信号DWL和一个与之对应的主动配置信号SEL；在接入的预充控制信号PCHb和字线选通控制信号DWL的控制下，所述单列时序产生结构产生位线放电信号；在所述主动配置信号的控制下，所述单列时序产生结构将产生的位线放电信号输出。

进一步地，所述单列时序产生结构包括第一PMOS管MP1、第二PMOS管MP2、多个被读取单元、传输门和反相器；

所述第一PMOS管MP1和第二PMOS管MP2的第一端均与电源连接；所述第一PMOS管MP1的第二端与第一位线Bl连接；所述第二PMOS管MP2的第二端与第二位线Br连接；所述第一PMOS管MP1和第二PMOS管MP2的控制端分别接入预充控制信号PCHb；当PCHb为低电平时，所述第一位线Bl和第二位线Br预充电为高电平；

每个所述被读取单元包括第一端、第二端和第三端，所述第一端与所述第一位线Bl连接，所述第二端与所述第二位线Br连接，所述第三端与一条字线连接；当所述字线接入的字线选通控制信号为高电平时，所述读取单元输出位线放电信号；