[发明专利]一种主动配置的存储器读取装置、存储器及电子设备

权利要求书

1.一种主动配置的存储器读取装置，其特征在于，包括主动配置的存储器读取时序发生装置，用于根据主动配置信息，产生读取时序信号，对存储器存储阵列的数据读取进行时序控制；

所述主动配置的存储器读取时序发生装置包括多时序产生模块和时序输出模块；

所述多时序产生模块与所述存储器的读取预充控制线和字线连接；在读取预充控制信号PCHb和字线选通控制信号DWL的控制下，产生n+1个延时不同的位线信号Br₀-Br_n；

所述多时序产生模块与主动配置控制线连接，接入读取时序主动配置信号SEL₀-SEL_n，在所述读取时序主动配置信号SEL₀-SEL_n的配置下，从所述n+1个延时不同的位线放电信号Br₀-Br_n中选通一个或多个位线放电信号输出到所述时序输出模块；

所述时序输出模块，用于对输入的一个或多个位线放电信号进行放电电流平均读取、灵敏放大和延时后，输出读取时序信号SAE到所述存储阵列的读取灵敏放大器SA的使能端，控制所述存储阵列读取数据的时序；

所述读取时序信号SAE的延时逼近所述存储阵列的读取时间；

所述多时序产生模块包括结构相同的n+1组单列时序产生结构；

每组所述单列时序产生结构接入预充控制信号PCHb、字线选通控制信号DWL和一个与之对应的读取时序主动配置信号SEL；在接入的预充控制信号PCHb和字线选通控制信号DWL的控制下，所述单列时序产生结构产生位线放电信号；在所述读取时序主动配置信号SEL的控制下，所述单列时序产生结构将产生的位线放电信号输出；

通过所述读取时序主动配置信号SEL₀-SEL_n，在n+1组单列时序产生结构中配置预定的单列时序产生结构组；当某一组单列时序产生结构对应的读取时序主动配置信号SEL为高时，选通该组单列时序产生结构的传输门T1，使该组单列时序产生结构的第二位线Br上的信号输出。

2.根据权利要求1所述的存储器读取装置，其特征在于，所述单列时序产生结构包括第一PMOS管MP1、第二PMOS管MP2、多个被读取单元、传输门和反相器；

所述第一PMOS管MP1和第二PMOS管MP2的第一端均与电源连接；所述第一PMOS管MP1的第二端与第一位线Bl连接；所述第二PMOS管MP2的第二端与第二位线Br连接；所述第一PMOS管MP1和第二PMOS管MP2的控制端分别接入预充控制信号PCHb；当预充控制信号PCHb为低电平时，所述第一位线Bl和第二位线Br预充电为高电平；

每个所述被读取单元包括第一端、第二端和第三端，所述第一端与所述第一位线Bl连接，所述第二端与所述第二位线Br连接，所述第三端与一条字线连接；当所述字线接入的字线选通控制信号为高电平时，所述读取单元输出位线放电信号；

所述传输门的输入端与第二位线Br连接，输出端与所述时序输出模块连接，第一控制端通过反相器与接入的读取时序主动配置信号SEL连接，第二控制端直接与接入的读取时序主动配置信号SEL连接；当读取时序主动配置信号SEL为高电平时，将所述位线放电信号输出。

3.根据权利要求2所述的存储器读取装置，其特征在于，所述读取单元包括晶体管M1、M2、M3、M4、M5、M6；

所述晶体管M1、M2组成第一反相器；所述晶体管M3、M4组成第二反相器；

所述第一反相器的输入端接地，输出端连接晶体管M5的输入端和第二反相器的输入端；

所述第二反相器的输出端连接晶体管M6的输入端；

所述晶体管M5、M6的控制端与字线连接，晶体管M5的输出端与第一位线Bl连接；晶体管M6的输出端与第二位线Br连接。